公开(公告)号：CN115911109A

公开(公告)日：2023-04-04

申请号：CN202210812003.X

申请日：2022-07-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐崇威 ,  江国诚 ,  黄懋霖 ,  朱龙琨 ,  余佳霓 ,  卢俊甫 ,  王志豪

IPC: H01L29/423 ,  H01L29/78 ,  H01L27/088

Abstract: 本申请的实施例公开了一种半导体器件以及形成半导体器件的方法，包括：在第一区域中的第一沟道区域上方和第二区域中的第二沟道区域上方形成第一介电层；将第一偶极子元素引入第一区域中的第一介电层中，以在第一区域中形成第一含偶极子栅极介电层；在第一含偶极子栅极介电层上方形成第二介电层；将氟引入第二介电层，以在第一含偶极子栅极介电层上方形成第一含氟栅极介电层；以及在第一含氟栅极介电层上方形成栅电极。

公开(公告)号：CN114792660A

公开(公告)日：2022-07-26

申请号：CN202210270881.3

申请日：2022-03-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余佳霓 ,  江国诚 ,  黄懋霖 ,  朱龙琨 ,  徐崇威 ,  卢俊甫 ,  王志豪 ,  程冠伦

IPC: H01L21/8234 ,  H01L27/08

Abstract: 本公开提出一种半导体装置结构。半导体装置结构包含第一介电部件，沿着第一方向延伸，第一介电部件包含第一介电层，第一介电层具有第一侧壁以及相对第一侧壁的第二侧壁；第一半导体层，与第一侧壁相邻设置，第一半导体层沿着垂直于第一方向的第二方向延伸；第二介电部件，沿着第一方向延伸，第二介电部件与第一半导体层相邻设置；以及第一栅极电极层，围绕第一半导体层的至少三个表面，且第一气隙露出第一栅极电极层的一部分。

公开(公告)号：CN114220770A

公开(公告)日：2022-03-22

申请号：CN202110812250.5

申请日：2021-07-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 朱龙琨 ,  黄懋霖 ,  徐崇威 ,  余佳霓 ,  江国诚 ,  王志豪

IPC: H01L21/8234 ,  H01L27/088

Abstract: 半导体装置的形成方法包括：提供自基板延伸的鳍状物，且鳍状物包括多个半导体层，其中相邻的半导体层之间具有第一距离。方法还包括提供自基板延伸并与半导体层相邻的介电鳍状物，其中每一半导体层的末端与介电鳍状物的第一侧壁之间具有第二距离。第二距离大于第一距离。沉积介电层于半导体层与介电鳍状物的第一侧壁上。形成第一金属层于半导体层与介电鳍状物的第一侧壁上的该介电层上，其中位于相邻的半导体层之上与之间的第一金属层的部分合并在一起。最后移除第一金属层。

公开(公告)号：CN114078848A

公开(公告)日：2022-02-22

申请号：CN202110791254.X

申请日：2021-07-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 朱龙琨 ,  黄懋霖 ,  徐崇威 ,  余佳霓 ,  江国诚 ,  程冠伦 ,  王志豪

IPC: H01L27/092 ,  H01L21/8238

Abstract: 半导体装置，包括基板；第一半导体通道，位于基板上。第一半导体通道包括第一半导体材料的第一纳米片；第二半导体材料的第二纳米片，物理接触第一纳米片的顶侧表面；以及第二半导体材料的第三纳米片，物理接触第一纳米片的下侧表面。第一栅极结构位于第一半导体通道上并横向围绕第一半导体通道，且物理接触第二纳米片与第三纳米片。

公开(公告)号：CN114078771A

公开(公告)日：2022-02-22

申请号：CN202110882483.2

申请日：2021-08-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐崇威 ,  江国诚 ,  黄懋霖 ,  朱龙琨 ,  余佳霓 ,  程冠伦 ,  王志豪

IPC: H01L21/8238 ,  H01L27/092

Abstract: 结构具有位于衬底上方并且邻近介电部件的半导体层的堆叠件。形成包裹每层和介电部件的栅极电介质。在栅极电介质和介电部件上方沉积第一栅电极材料的第一层。介电部件上的第一层凹进至介电部件的顶面下方第一高度。在第一层上方沉积第一栅电极材料的第二层。去除衬底的第一区域中的第一栅电极材料以暴露栅极电介质的位于第一区域中的部分，而保留衬底的第二区域中的第一栅电极材料。在栅极电介质的暴露部分上方和第一栅电极材料的剩余部分上方沉积第二栅电极材料。本申请的实施例还涉及半导体器件及其形成方法。

公开(公告)号：CN113937151A

公开(公告)日：2022-01-14

申请号：CN202110348234.5

申请日：2021-03-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余佳霓 ,  江国诚 ,  朱龙琨 ,  黄懋霖 ,  徐崇威 ,  王志豪 ,  程冠伦

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/423 ,  H01L21/336 ,  H01L29/78 ,  H01L27/092

Abstract: 本发明实施例提出一种半导体装置。半导体装置包括多个半导体层位于基板上，其中半导体层彼此分开并沿着实质上垂直于基板的上表面的方向向上堆叠；栅极结构，包覆每一半导体层；间隔物结构，包覆每一半导体层的边缘部分；以及虚置鳍状结构，接触栅极结构的侧壁，其中虚置鳍状结构与间隔物结构的侧壁隔有介电衬垫层。

公开(公告)号：CN113053823A

公开(公告)日：2021-06-29

申请号：CN202011430473.7

申请日：2020-12-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余佳霓 ,  江国诚 ,  朱龙琨 ,  徐崇威 ,  王志豪 ,  黄懋霖

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本文公开了多栅极器件及其制造方法。示例性方法包括在p型栅极区域中的第一沟道层周围和在n型栅极区域中的第二沟道层周围形成栅极介电层。在n型栅极区域中的第二沟道层之间形成牺牲部件。在p型栅极区域和n型栅极区域中的栅极介电层上方形成p型功函层。在从n型栅极区域去除p型功函层之后，从n型栅极区域中的第二沟道层之间去除牺牲部件。在n型栅极区域中的栅极介电层上方形成n型功函层。在p型栅极区域中的p型功函层和n型栅极区域中的n型功函层上方形成金属填充层。

公开(公告)号：CN111128742A

公开(公告)日：2020-05-08

申请号：CN201911050777.8

申请日：2019-10-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江国诚 ,  朱龙琨 ,  黄懋霖 ,  徐崇威

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/51 ,  H01L29/78

Abstract: 半导体配置的形成方法包括形成第一鳍状物于半导体层中。形成含有第一高介电常数材料的第一栅极介电层于第一鳍状物上。形成第一牺牲栅极于第一鳍状物上。形成介电层于第一鳍状物上并与第一牺牲栅极相邻。移除第一牺牲栅极以定义第一栅极空洞于介电层中。形成含有第二介电材料的第二栅极介电层于第一栅极空洞中的第一栅极介电层上，且第二介电材料与第一高介电常数材料不同。形成第一栅极于第二栅极介电层上的第一栅极空洞中。

公开(公告)号：CN113345894B

公开(公告)日：2024-10-29

申请号：CN202110518907.7

申请日：2021-05-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐崇威 ,  朱龙琨 ,  黄懋霖 ,  余佳霓 ,  江国诚 ,  程冠伦 ,  王志豪

IPC: H01L27/092 ,  H01L21/8238

Abstract: 半导体器件包括：第一互连结构；多个沟道层，堆叠在第一互连结构上方；栅极堆叠件，包裹除了沟道层的最底部一个沟道层之外的沟道层的每个；源极/漏极部件，邻接沟道层；第一导电通孔，将第一互连结构连接至源极/漏极部件的底部；以及介电部件，位于沟道层的最底部一个沟道层和第一导电通孔之间。本申请的实施例还涉及形成半导体器件的方法。

公开(公告)号：CN115394721A

公开(公告)日：2022-11-25

申请号：CN202210705786.1

申请日：2022-06-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄懋霖 ,  朱龙琨 ,  徐崇威 ,  余佳霓 ,  江国诚 ,  程冠伦 ,  王志豪

IPC: H01L21/8238

Abstract: 一种集成电路的制造方法，包括形成N型及P型全绕式栅极晶体管以及核心全绕式栅极晶体管。上述方法沉积用于P型晶体管的金属栅极层。上述方法与P型晶体管的金属栅极层一起原位形成钝化层。