公开(公告)号：CN113394266B

公开(公告)日：2023-08-15

申请号：CN202110259415.0

申请日：2021-03-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 菊地拓雄 ,  川口雄介 ,  西胁达也 ,  薮原秀彦

IPC: H01L29/06 ,  H01L29/40 ,  H01L29/78

Abstract: 具有第一电极、包含绝缘部及导电部的构造体、栅极电极和第二电极。绝缘部在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向和与第一方向垂直且与第二方向相交的第三方向上与第一半导体区域的一部分、第二半导体区域及第三半导体区域并列。导电部设置于绝缘部中，并具有在第二方向及第三方向上与第一半导体区域对置的部分。栅极电极在第二方向及第三方向上与第二半导体区域对置。第二电极设置于第二半导体区域、第三半导体区域及构造体上，与第二半导体区域、第三半导体区域及导电部电连接。构造体沿着第二方向及第三方向设置多个。在与第一方向垂直的方向上的绝缘部的厚度μm与半导体装置的产品耐压V之比μm/V为0.0055以下。

公开(公告)号：CN115117162A

公开(公告)日：2022-09-27

申请号：CN202110835833.X

申请日：2021-07-23

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 安原纪夫 ,  岩鍜治阳子 ,  川口雄介 ,  吉川大辉 ,  松下宪一 ,  花形祥子 ,  末代知子 ,  系数裕子 ,  河村圭子

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 实施方式提供能够降低开关损耗的半导体装置及半导体电路。实施方式的半导体装置具备：半导体层，具有第一面及第二面、从第一面侧到第二面侧依次具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域和第二导电型的第四半导体区域，并具有第一面侧的第一沟槽和第二沟槽；第一沟槽之中的第一栅极电极；第一导电层，与第一沟槽之中的第一栅极电极与第二面之间的第一栅极电极分离；第二沟槽之中的第二栅极电极；第二沟槽之中的第二栅极电极和第二面之间的第二导电层；第一面侧的第一电极；第二面的第二电极；与第一栅极电极电连接的第一栅极电极焊盘；及与第二栅极电极电连接的第二栅极电极焊盘。

公开(公告)号：CN107833920B

公开(公告)日：2021-04-23

申请号：CN201710383195.6

申请日：2017-05-26

Applicant: 株式会社东芝

Inventor： 小林研也 ,  前山贤二 ,  松尾浩司 ,  川口雄介

IPC: H01L29/78 ,  H01L29/06

Abstract: 本发明的实施方式提供一种寄生晶体管不轻易动作的半导体装置。实施方式的半导体装置具有第1导电型的第1半导体区域、第1栅极电极、第2栅极电极、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的第4半导体区域、绝缘部、及第1电极。第2栅极电极在第1方向和第1栅极电极相隔。第2半导体区域在第1半导体区域之上设置在第1栅极电极和第2栅极电极之间。第3半导体区域设置在第2半导体区域的一部分之上。第4半导体区域在第2方向和第3半导体区域并排。绝缘部设置在第3半导体区域和第4半导体区域之间。绝缘部的下端的位置比第2半导体区域和第3半导体区域之间的界面深。

公开(公告)号：CN105977295A

公开(公告)日：2016-09-28

申请号：CN201510541934.0

申请日：2015-08-28

Applicant: 株式会社东芝

Inventor： 川口雄介

IPC: H01L29/78 ,  H01L29/06

Abstract: 根据一个实施方式的半导体装置，包括：第一导电型的第一半导体区域；第一电极；第二电极；第三电极；第一绝缘区域；第二绝缘区域；第二导电型的第二半导体区域；所述第一导电型的第三半导体区域；所述第二导电型的第四半导体区域；以及第四电极。所述第二电极包括多个第一部分以及一个第二部分，所述第二部分在所述第二方向上位于所述多个第一部分与所述第一电极之间。所述第四半导体区域在所述第一方向上位于所述第二电极的相邻的第一部分之间。

公开(公告)号：CN105244381A

公开(公告)日：2016-01-13

申请号：CN201410714978.4

申请日：2014-12-01

Applicant: 株式会社东芝

Inventor： 加藤俊亮 ,  川口雄介 ,  野津哲郎

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7813 ,  H01L29/0696 ,  H01L29/407

Abstract: 一种半导体装置，在第1导电型的半导体基板上，依次设有第1导电型的第1半导体层、第2导电型的第2半导体层以及第1导电型的第3半导体层。形成有：第1沟槽，将第2半导体层及第3半导体层贯通；第2沟槽，与第1沟槽离开；第3沟槽，与第2沟槽离开；第1槽，设置成俯视观察时与将第1沟槽、第2沟槽及第3沟槽连结的方向平行，具备：第1至第3绝缘膜，分别设在第1至第3沟槽的内部；第1至第3导电部，分别设在第1至第3沟槽的内部，并分别设在第1至第3绝缘膜的内侧；源极，与第1至第3导电部电连接，并设在第3半导体层上；第4绝缘膜，设在第1槽的内部；栅极，设在第4绝缘膜的内侧；以及漏极，设在半导体基板的背面侧。

公开(公告)号：CN104752493A

公开(公告)日：2015-07-01

申请号：CN201510199727.1

申请日：2011-09-15

Applicant: 株式会社东芝

Inventor： 川口雄介

IPC: H01L29/06 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0626 ,  H01L29/0696 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/7805 ,  H01L29/7808

Abstract: 本发明提供功率用半导体器件，包括：包含纵式MOSFET的元件部和与元件部邻接的二极管部，该纵式MOSFET包括：第一导电型的第一半导体层；第一导电型的第二半导体层；第二导电型的第三半导体层；第一导电型的第四半导体层；第二导电型的第五半导体层；覆盖从第四半导体层或第五半导体层的表面起贯穿第三半导体层直到第二半导体层的多个沟槽的内表面的绝缘膜；邻接的沟槽以第一间隔设置；第一埋入导电层；第二埋入导电层；层间绝缘膜；第一主电极以及第二主电极，该二极管部包括第一半导体层至第三半导体层、第五半导体层、绝缘膜、第一埋入导电层及第二埋入导电层、层间绝缘膜以及第一主电极及第二主电极，邻接的沟槽以第二间隔设置。

公开(公告)号：CN100527440C

公开(公告)日：2009-08-12

申请号：CN200610149387.2

申请日：2006-11-16

Applicant: 株式会社东芝

Inventor： 远藤幸一 ,  佐藤久美子 ,  渡边君则 ,  安原纪夫 ,  末代知子 ,  川口雄介

IPC: H01L29/78

CPC classification number: H01L29/0847 ,  H01L29/0692 ,  H01L29/456 ,  H01L29/4933 ,  H01L29/7835

Abstract: 在半导体衬底上隔着栅绝缘膜形成栅电极。以夹住该栅电极的方式在半导体衬底的表面上形成了扩散区。以电连接到扩散区上的方式在半导体衬底的表面上形成高电阻层，进而以电连接到该高电阻层上的方式在半导体衬底的表面上形成低电阻层，将漏电极连接到该低电阻层上。

公开(公告)号：CN101093856A

公开(公告)日：2007-12-26

申请号：CN200710112194.4

申请日：2004-08-04

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  川口雄介 ,  中川明夫

IPC: H01L29/78 ,  H01L29/38 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/267 ,  H01L29/42368 ,  H01L29/4933

Abstract: 本发明提供能提高开关特性的半导体器件及其制造方法。纵式MOSFET，在漏区(21)上形成基区(22)，在该基区中形成源区(23)。形成沟槽(24)，其从上述源区的表面贯穿该基区，深度至少到达漏区的附近。在沟槽的侧壁和底部形成栅绝缘膜(25)，栅电极(26)的至少一部分形成在沟槽内。上述基区的杂质浓度分布具有源区与基区的界面附近的第1峰值、及在基区与漏区的界面附近且低于上述第1峰值的第2峰值；由上述第1峰值决定阈值电压，由上述第2峰值决定基区的掺杂量。

公开(公告)号：CN1540770A

公开(公告)日：2004-10-27

申请号：CN200410035338.7

申请日：2004-04-22

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  川口雄介 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/4933

Abstract: 提供一种导通电阻低、具有高速开关特性的半导体器件。该半导体器件由如下部件构成：n－型外延层12；形成于n－型外延层12上的p型基极区域13；形成于p型基极区域13上的n+型源极区域14；沟道15，从n+型源极区域14的表面横穿该n+型源极区域14和p型基极区域13形成，贯穿n+型源极区域14，其深度比p型基极区域13的最深的底部浅，其底面下不存在p型基极区域13；经栅极绝缘膜17形成于沟道15的相对两侧面上、彼此分隔的栅极电极18；和经绝缘膜19形成于沟道15的两侧面上的栅极电极18间的导电性材料。

公开(公告)号：CN1523677A

公开(公告)日：2004-08-25

申请号：CN200410005581.4

申请日：2004-02-18

Applicant: 株式会社东芝

Inventor： 中村和敏 ,  末代知子 ,  川口雄介 ,  中川明夫

IPC: H01L29/78 ,  H01L27/04

CPC classification number: H01L29/7835 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/7801

Abstract: 本发明提供一种降低了无效电流并且抑制了基板电流的半导体装置。半导体装置包括：具有主表面的硅基板(110)，硅基板(110)的主表面上设置的P型半导体层(130)，半导体层(130)与硅基板(110)之间设置的P型埋入层(140)，设置在硅基板(110)的周围、从半导体层(130)的表面到达埋入层(140)的P型第1连接区域(160)，半导体层(130)的表面设置的开关元件(10)，设置在比开关元件(10)更靠近连接区域(160)的半导体层(130)的表面上、耐压比开关元件(10)低的低耐压元件(20)。