公开(公告)号：CN110911491B

公开(公告)日：2023-10-13

申请号：CN201910180105.2

申请日：2019-03-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也

IPC: H01L29/78 ,  H01L29/40

Abstract: 实施方式提供一种能够提高耐压的半导体装置，其具备：第一导电型的第一半导体层；第一导电型的第二半导体层；第二导电型的第一半导体区域；第一导电型的第二半导体区域；第一电极，与第二半导体区域电连接；第二电极，隔着第一绝缘膜配置在第一沟槽内；多个柱状的第一场板电极，与第一电极电连接，夹着第二电极，隔着第二绝缘膜而配置在孔内；多个第三电极，从第一绝缘膜的端部延伸，隔着第三绝缘膜配置在第二沟槽内，从第二电极的端部以条状延伸；多个第二场板电极，与第一场板电极分离，隔着第四绝缘膜配置在第三沟槽内，经由第一电极与第一场板电极电连接，夹着或包围第三电极，并以条状延伸；以及第四电极，与第二电极和第三电极电连接。

公开(公告)号：CN112447847B

公开(公告)日：2023-08-15

申请号：CN202010107193.6

申请日：2020-02-21

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  稻田充郎 ,  白石达也 ,  西胁达也 ,  小林研也

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/40 ,  H01L29/423

Abstract: 实施方式提供能够获得高耐压、低导通电阻的半导体装置及其制造方法。实施方式的半导体装置具备：半导体部；电极，设置于上述半导体部上；及位于上述半导体部与上述电极之间的控制电极以及多个场电极。上述控制电极配置于第1沟槽的内部，从上述半导体部电绝缘。上述场电极配置于第2沟槽的内部，通过第3绝缘膜从上述半导体部电绝缘。上述第3绝缘膜包含第1绝缘部和比上述第1绝缘部薄的第2绝缘部。在上述多个场电极中的1个场电极与上述半导体部之间存在的第3绝缘膜中，上述第1绝缘部位于上述1个场电极和与上述1个场电极最接近的别的场电极之间。上述第2绝缘部与上述第1绝缘部相邻，位于上述1个场电极与其他场电极之间。

公开(公告)号：CN110277448B

公开(公告)日：2022-07-26

申请号：CN201810946471.X

申请日：2018-08-20

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  大麻浩平 ,  松叶博 ,  相田喜久夫 ,  洪洪

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

Abstract: 实施方式提供一种抑制了在恢复动作时产生破坏的半导体装置。实施方式的半导体装置具备：第1导电型的第1半导体区域；第2导电型的基底区域，形成在上述第1半导体区域之上；多个栅极电极，贯通上述基底区域而到达上述第1半导体区域；多个栅极绝缘膜，形成于上述多个栅极电极的每个栅极电极的周围；第1区域，是处于上述多个栅极绝缘膜之间的多个区域中的形成有第1导电型的源极区域的区域；第2区域，在上述多个区域中，位于上述第1区域的末端区域，未形成有上述源极区域；第1宽度的第1接触部，形成于上述第1区域，将上述基底区域与源极电极电连接；以及比上述第1宽度宽的第2宽度的第2接触部，形成于上述第2区域，将上述基底区域与上述源极电极电连接。

公开(公告)号：CN114628518A

公开(公告)日：2022-06-14

申请号：CN202110947803.8

申请日：2021-08-18

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小林勇介 ,  牛流章弘 ,  下条亮平 ,  雁木比吕 ,  井口智明 ,  马场祥太郎 ,  西胁达也 ,  可知刚

IPC: H01L29/78 ,  H01L29/32 ,  H01L29/06

Abstract: 提供能够提高特性的半导体装置。根据实施方式，半导体装置包括第1电极、第2电极、第3电极、第1导电部件及第1绝缘部件。半导体部件的第4半导体区域中的缺陷密度比半导体部件的第1半导体区域的第1位置中的第1缺陷密度高。

公开(公告)号：CN112447847A

公开(公告)日：2021-03-05

申请号：CN202010107193.6

申请日：2020-02-21

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  稻田充郎 ,  白石达也 ,  西胁达也 ,  小林研也

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/40 ,  H01L29/423

Abstract: 实施方式提供能够获得高耐压、低导通电阻的半导体装置及其制造方法。实施方式的半导体装置具备：半导体部；电极，设置于上述半导体部上；及位于上述半导体部与上述电极之间的控制电极以及多个场电极。上述控制电极配置于第1沟槽的内部，从上述半导体部电绝缘。上述场电极配置于第2沟槽的内部，通过第3绝缘膜从上述半导体部电绝缘。上述第3绝缘膜包含第1绝缘部和比上述第1绝缘部薄的第2绝缘部。在上述多个场电极中的1个场电极与上述半导体部之间存在的第3绝缘膜中，上述第1绝缘部位于上述1个场电极和与上述1个场电极最接近的别的场电极之间。上述第2绝缘部与上述第1绝缘部相邻，位于上述1个场电极与其他场电极之间。

公开(公告)号：CN111697065A

公开(公告)日：2020-09-22

申请号：CN201910603679.6

申请日：2019-07-05

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 一关健太郎 ,  西胁达也 ,  相田喜久夫 ,  大麻浩平

IPC: H01L29/417 ,  H01L29/423 ,  H01L29/78

Abstract: 本发明的实施方式提供一种高性能的半导体装置。一实施方式的半导体装置包含半导体层、第1电极、第2电极、第3电极、第4电极、以及第5电极。半导体层具有沿着包含第1轴与第2轴在内的面的第1面。第1电极以及第2电极沿第1轴延伸。第3电极以及第4电极沿第2轴延伸。第5电极位于第1面的上方的第1层中，与第1电极以及第3电极电连接，包含第1部分、第2部分、第3部分以及第4部分。第1部分相交于第1电极以及第2电极。第2部分相交于第1电极以及第2电极，并且在第1端从第1部分独立。第3部分相交于第3电极以及第4电极。第4部分相交于第3电极以及第4电极，并且在第1端从第3部分独立。

公开(公告)号：CN111697064A

公开(公告)日：2020-09-22

申请号：CN201910633454.5

申请日：2019-07-08

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  一关健太郎 ,  加藤浩朗 ,  西口俊史

IPC: H01L29/40 ,  H01L29/423 ,  H01L29/78 ,  H01L21/336

Abstract: 实施方式使半导体装置的特性提高。实施方式的半导体装置具备：第1导电型的第1半导体层；第1导电型的第2半导体层，设置在第1半导体层之上；第2导电型的第3半导体层，设置在第2半导体层之上；第1导电型的第4半导体层，设置在第3半导体层之上；场板电极，在设置于第2半导体层、第3半导体层及第4半导体层中的沟槽内隔着第1绝缘膜设置；第1电极，隔着第3绝缘膜与第3半导体层对置而设置在沟槽内；第2绝缘膜，在沟槽内以被第1电极夹着的方式设置，被第1电极的下端夹着的第1部分的宽度大于被第1电极的中央夹着的第2部分的宽度。

公开(公告)号：CN111180514B

公开(公告)日：2023-11-21

申请号：CN201910593769.1

申请日：2019-07-03

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大黑达也 ,  西胁达也 ,  小岛秀春 ,  高田贤治 ,  相田喜久夫 ,  一关健太郎 ,  大麻浩平 ,  佐藤慎吾

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/417

公开(公告)号：CN116805624A

公开(公告)日：2023-09-26

申请号：CN202210805135.X

申请日：2022-07-08

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西胁达也 ,  下条亮平 ,  末代知子

IPC: H01L27/02 ,  H01L27/06 ,  H01L21/8249

Abstract: 实施方式提供能够提高生产性的半导体装置及其制造方法。实施方式的半导体装置包括第1电极、多个单位元件区域及分区区域。各单位元件区域包括第1半导体部分、第2电极及第1导电部。第1半导体部分包括设置于第1电极之上的第1导电型的第1半导体区域、设置于第1半导体区域之上的第2导电型的第2半导体区域及设置于第2半导体区域之上的第1导电型的第3半导体区域。第2电极设置于第2、3半导体区域之上并与第2、3半导体区域电连接。第1导电部包括隔着第1绝缘膜而与第2半导体区域相对的部分。多个单位元件区域彼此包括至少一部分的共通模式。分区区域包括与第1半导体部分连续的第2半导体部分并将多个单位元件区域分区。

公开(公告)号：CN116779674A

公开(公告)日：2023-09-19

申请号：CN202210683747.6

申请日：2022-06-16

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 富田幸太 ,  白石达也 ,  西胁达也

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/423

Abstract: 实施方式提供能够抑制特性恶化的半导体装置及其制造方法。根据一个实施方式，半导体装置具有半导体层、设置于所述半导体层上的第1绝缘膜、设置于所述第1绝缘膜上的栅极布线和设置于所述第1绝缘膜上的源极电极。所述装置还具有设置于所述栅极布线及所述源极电极上、包含夹在所述栅极布线与所述源极电极之间的部分的第2绝缘膜，以及设置于所述半导体层下的漏极电极。并且，所述第1绝缘膜的上表面包含磷的浓度为第1值的第1区域和磷的浓度为比所述第1值高的第2值的第2区域。所述第1区域存在于所述半导体层与所述栅极布线或者所述源极电极之间，所述第2区域存在于所述半导体层与所述第2绝缘膜的所述部分之间。