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公开(公告)号：CN115346740A
公开(公告)日：2022-11-15
申请号：CN202210522350.9
申请日：2022-05-13
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01B17/56
Abstract: 本发明提供一种能够提高可靠性的绝缘器件。绝缘器件具备第一电极、第二电极、以及设置于所述第一电极与所述第二电极之间的绝缘膜。所述绝缘膜具有正的带电区域。所述正的带电区域在所述绝缘膜中配置于从所述第一电极朝向所述第二电极的方向上的一部分。
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公开(公告)号：CN119545857A
公开(公告)日：2025-02-28
申请号：CN202410283913.2
申请日：2024-03-13
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 菊地拓雄
Abstract: 提供能够抑制FP电极的电场集中的半导体装置。半导体装置具备第一～第四电极、第一～第三半导体区域、及第一、第二绝缘部。第一半导体区域设于第一电极之上。第二半导体区域设于第一半导体区域之上。第三半导体区域选择性地设于第二半导体区域之上。第二电极设于第三半导体区域之上。第三电极与第二半导体区域排列。第一绝缘部设于第二半导体区域与第三电极之间。第四电极与第一、第二半导体区域排列。第二绝缘部设于第一、第二半导体区域与第四电极之间。第二绝缘部具有第一、第二绝缘区域。第一绝缘区域包围第四电极且与第四电极相接。第二绝缘区域包围第一绝缘区域且与第一绝缘区域相接。第二绝缘区域的介电常数比第一绝缘区域的介电常数低。
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公开(公告)号：CN113394266B
公开(公告)日：2023-08-15
申请号：CN202110259415.0
申请日：2021-03-10
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 具有第一电极、包含绝缘部及导电部的构造体、栅极电极和第二电极。绝缘部在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向和与第一方向垂直且与第二方向相交的第三方向上与第一半导体区域的一部分、第二半导体区域及第三半导体区域并列。导电部设置于绝缘部中，并具有在第二方向及第三方向上与第一半导体区域对置的部分。栅极电极在第二方向及第三方向上与第二半导体区域对置。第二电极设置于第二半导体区域、第三半导体区域及构造体上，与第二半导体区域、第三半导体区域及导电部电连接。构造体沿着第二方向及第三方向设置多个。在与第一方向垂直的方向上的绝缘部的厚度μm与半导体装置的产品耐压V之比μm/V为0.0055以下。
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公开(公告)号：CN115842053A
公开(公告)日：2023-03-24
申请号：CN202210728748.8
申请日：2022-06-24
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明提供一种半导体装置，其具有高击穿电压。半导体装置具备半导体部、第一至第四电极和第一及第二绝缘膜。所述半导体部包含第一导电型的第一半导体层和第二导电型的第二半导体层。所述第一及第二电极分别设于所述半导体部的背面上以及表面侧。所述第二半导体层设于所述第一半导体层与所述第二电极之间。所述第三电极从所述半导体部的所述表面侧通过所述第二半导体层延伸到所述第一半导体层中。第四电极从所述半导体部的所述表面侧延伸到所述第一半导体层中，且包围所述第二半导体层。所述第一绝缘膜设于所述半导体部与所述第三电极之间。所述第二绝缘膜设于所述半导体部与所述第四电极之间，且具有比所述第一绝缘膜的膜厚更厚的膜厚。
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公开(公告)号：CN119626733A
公开(公告)日：2025-03-14
申请号：CN202410283916.6
申请日：2024-03-13
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明提供一种能够兼顾绝缘寿命的提高和翘曲的抑制的绝缘设备。绝缘设备具有绝缘部、第一线圈和第二线圈。绝缘部具有设置有第一线圈的第一绝缘层、设置有第二线圈的第二绝缘层、以及位于第一绝缘层与第二绝缘层之间的第三绝缘层。第三绝缘层具有：第三中央绝缘区域，位于设置有第一线圈的第一中央绝缘区域与设置有第二线圈的第二中央绝缘区域之间；以及第三外周绝缘区域，包围第三中央绝缘区域。第三中央绝缘区域具有包含氧化硅的第一中央部分。第三外周绝缘区域具有包含氧化硅的第一外周部分和包含氮氧化硅的第二外周部分。第一中央部分的厚度大于第一外周部分的厚度。第二外周部分的厚度大于第一外周部分的厚度。
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Patent Agency Ranking
公开(公告)号：CN115346956A
公开(公告)日：2022-11-15
申请号：CN202210522361.7
申请日：2022-05-13
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L23/532 , H01L23/522
Abstract: 本发明提供能够抑制第一线圈和第二线圈之间的层间绝缘膜中的雪崩击穿的绝缘元件。绝缘元件具备：第一线圈；第二线圈；以及设于所述第一线圈与所述第二线圈之间的层间绝缘膜。所述层间绝缘膜具有第一层、第二层、以及设于所述第一层与所述第二层之间的第三层。所述第一层设于所述第一线圈与所述第三层之间，所述第二层设于所述第二线圈与所述第三层之间，所述第三层的带隙比所述第一层的带隙以及所述第二层的带隙窄。
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公开(公告)号：CN115084216A
公开(公告)日：2022-09-20
申请号：CN202210001669.7
申请日：2022-01-04
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 提供能够提高耐压的半导体装置。该半导体装置具有第1导电型的第1半导体区域和第3半导体区域、第2导电型的第2半导体区域、构造体、栅极电极及高电阻部。第2半导体区域设置于第1半导体区域之上。第3半导体区域设置于第2半导体区域之上。构造体的绝缘部与第1半导体区域的一部分、第2半导体区域及第3半导体区域并排。构造体的导电部设置于绝缘部中，具有与第1半导体区域对置的部分。栅极电极与第2半导体区域对置。高电阻部的电阻比第1半导体区域高。构造体沿第2、第3方向设置多个。多个构造体具有第1～第3构造体。高电阻部在第1方向上与假想圆的圆心重叠，该假想圆穿过第1、第2及第3构造体各自的第2方向及第3方向上的中心。
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公开(公告)号：CN111725303B
公开(公告)日：2025-02-28
申请号：CN202010146291.0
申请日：2020-03-05
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 菊地拓雄
Abstract: 半导体装置具备半导体部、在上述半导体部的背面及表面设置的第1电极、第2电极、在上述表面侧设置的沟槽的内部的控制电极及场板。上述半导体部包含第1导电型的第1层及第3层、第2导电型的第2层。上述第2层设置于上述第1层与上述第2电极之间，上述第3层选择性地设置于上述第2层与上述第2电极之间。上述场板通过第1绝缘膜和第2绝缘膜而从上述半导体部电绝缘。上述控制电极经由上述第1绝缘膜而从上述半导体部电绝缘。上述第2绝缘膜位于上述第1绝缘膜与上述场板之间，具有比上述第1绝缘膜的介电常数低的介电常数。
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公开(公告)号：CN115842052A
公开(公告)日：2023-03-24
申请号：CN202210728679.0
申请日：2022-06-24
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明提供一种半导体装置，该半导体装置具有高击穿电压。半导体装置具备半导体部、第一至第四电极和第一及第二绝缘膜。第一及第二电极分别设于半导体部的背面上及表面侧。第三电极及第四电极延伸到半导体部中。第四电极将设有多个第三电极的区域包围。第一绝缘膜设于半导体部与第三电极之间，第二绝缘膜设于半导体部与第四电极之间。第四电极包含分别在沿着背面的第一至第三方向上延伸的第一至第三部分。第一方向与第一方向正交，第三方向与第一方向及第二方向交叉。多个第三电极被配置为，在沿第一方向及第三方向分别相邻的两个第三电极之间，相邻的两个第一绝缘膜的间隔最小。
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公开(公告)号：CN115832045A
公开(公告)日：2023-03-21
申请号：CN202210766206.X
申请日：2022-06-30
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/417
Abstract: 提供能够减小导通电阻的半导体装置。半导体装置具有：第1电极；第2电极；半导体部分，配置于所述第1电极与所述第2电极之间；第3电极，配置于所述半导体部分内；绝缘膜，配置于所述第3电极与所述半导体部分之间；绝缘部件，配置于所述半导体部分内的与所述绝缘膜分离的位置；第4电极，配置于所述绝缘部件内；以及压缩应力部件，配置于所述第4电极内，具有沿着从所述第1电极朝向所述第2电极的第1方向的压缩应力。
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