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公开(公告)号：CN105428352A
公开(公告)日：2016-03-23
申请号：CN201510573824.2
申请日：2015-09-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L21/82345 , G06F17/5072 , H01L21/3043 , H01L21/32139 , H01L21/823431 , H01L27/0207 , H01L27/11807 , H01L29/66545 , H01L29/66795
Abstract: 本发明公开了一种形成用于制造集成电路(IC)的布局设计的方法。该方法包括识别由布局设计的多个栅极结构布局图案的一个或多个片段占据的布局设计中的一个或多个区域；以及生成与识别的一个或多个区域重叠的布局图案组。多个栅极结构布局图案具有预定间距，预定间距小于预定光刻技术的空间分辨率。布局图案组的第一布局图案的宽度小于预定间距的两倍。本发明还涉及形成布局设计的方法。
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公开(公告)号：CN102737976B
公开(公告)日：2015-06-17
申请号：CN201210020206.1
申请日：2012-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L29/423 , H01L29/51
CPC classification number: H01L27/088 , H01L29/513 , H01L29/66545
Abstract: 本发明所公开的方法和结构的实施例提供了通过掺杂剂实施掺杂围绕栅极结构的层间电介质膜ILD0，从而针对替换栅极技术在去除伪栅电极层和/或栅极介电层的工艺期间降低其蚀刻速率。ILD0膜可以掺杂等离子体掺杂工艺(PLAD)或者离子束工艺。掺杂后退火是可选的。
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公开(公告)号：CN111599803B
公开(公告)日：2023-08-29
申请号：CN202010044975.X
申请日：2020-01-16
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种方法包括布局标准单元区域，在标准单元区域内具有矩形空间。标准单元区域包括具有面向矩形空间的第一底部边界的第一行标准单元；以及多个标准单元，具有面向矩形空间的侧边界。多个标准单元包括底行的标准单元。在矩形空间中布局存储器阵列，并且底行的第二底部边界和存储器阵列的第三底部边界与同一直线对准。在矩形空间中布局填充单元区域。填充单元区域包括与第一行标准单元的第一底部边界接触的第一顶部边界；以及与存储器阵列的第二顶部边界接触的第四底部边界。本发明的实施例还涉及集成电路结构及其制造方法。
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公开(公告)号：CN109427669A
公开(公告)日：2019-03-05
申请号：CN201711257771.9
申请日：2017-12-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/336
Abstract: 一种方法包括提供具有隔离结构、邻近隔离结构且高于隔离结构的鳍以及位于鳍和隔离结构上方的栅极结构的器件结构。隔离结构、鳍和栅极结构限定位于鳍上方的第一沟槽和位于隔离结构上方的第二沟槽。该方法进一步包括在栅极结构、鳍和隔离结构上方形成第一接触蚀刻停止层(CESL)；在第一CESL上方沉积第一层间介电(ILD)层并填充第一沟槽和第二沟槽；以及凹进第一ILD层，从而使得去除第一沟槽中的第一ILD层，并且将第二沟槽中的第一ILD层凹进至与鳍的顶面大致齐平的水平处。本发明实施例涉及减少半导体制造中接触件深度变化的方法。
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公开(公告)号：CN105529316B
公开(公告)日：2018-05-25
申请号：CN201510522659.8
申请日：2015-08-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/485 , H01L21/60
CPC classification number: H01L23/528 , H01L21/76895 , H01L21/76897 , H01L21/823475 , H01L23/485 , H01L23/535 , H01L27/088 , H01L29/401 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体器件，包括：衬底，具有有源区域；第一栅极结构，位于衬底的顶面上方；第二栅极结构，位于衬底的顶面上方；一对第一间隔件，位于第一栅极结构的每一个侧壁上；一对第二间隔件，位于第二栅极结构的每一个侧壁上；绝缘层，至少位于第一栅极结构上方；第一导电部件，位于有源区域上方；以及第二导电部件，位于衬底上方。此外，第二栅极结构邻近第一栅极结构，第一导电部件的顶面与第二导电部件的顶面共面。本发明还提供了半导体器件的制造方法。
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Patent Agency Ranking
公开(公告)号：CN105529316A
公开(公告)日：2016-04-27
申请号：CN201510522659.8
申请日：2015-08-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/485 , H01L21/60
CPC classification number: H01L23/528 , H01L21/76895 , H01L21/76897 , H01L21/823475 , H01L23/485 , H01L23/535 , H01L27/088 , H01L29/401 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体器件，包括：衬底，具有有源区域；第一栅极结构，位于衬底的顶面上方；第二栅极结构，位于衬底的顶面上方；一对第一间隔件，位于第一栅极结构的每一个侧壁上；一对第二间隔件，位于第二栅极结构的每一个侧壁上；绝缘层，至少位于第一栅极结构上方；第一导电部件，位于有源区域上方；以及第二导电部件，位于衬底上方。此外，第二栅极结构邻近第一栅极结构，第一导电部件的顶面与第二导电部件的顶面共面。本发明还提供了半导体器件的制造方法。
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公开(公告)号：CN105374813A
公开(公告)日：2016-03-02
申请号：CN201410844399.1
申请日：2014-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: G06F17/5072 , G06F17/5077 , G06F17/5081 , H01L27/0207 , H01L27/11807 , H01L2027/11874
Abstract: 本发明提供了一种用于单元行设计的后布局邻接处理。在实施例中，将第一单元和第二单元放置在第一单元行中以及将第三单元和第四单元放置至第二单元行内。在放置之后分析将电源和接地轨连接至下面的结构的通孔以确定这些通孔是否可以合并或完全去除。通过合并和去除紧密放置的通孔，可以绕开光刻的物理限制，允许形成更小的结构。
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公开(公告)号：CN102737976A
公开(公告)日：2012-10-17
申请号：CN201210020206.1
申请日：2012-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L29/423 , H01L29/51
CPC classification number: H01L27/088 , H01L29/513 , H01L29/66545
Abstract: 本发明所公开的方法和结构的实施例提供了通过掺杂剂实施掺杂围绕栅极结构的层间电介质膜ILD0，从而针对替换栅极技术在去除伪栅电极层和/或栅极介电层的工艺期间降低其蚀刻速率。ILD0膜可以掺杂等离子体掺杂工艺(PLAD)或者离子束工艺。掺杂后退火是可选的。
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公开(公告)号：CN116230705A
公开(公告)日：2023-06-06
申请号：CN202210932319.2
申请日：2022-08-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/088 , H01L27/092 , H01L29/06
Abstract: 半导体结构包括：衬底；有源区域的第一列，位于衬底上方；有源区域的第二列，位于衬底上方；以及伪填充，从顶视图观察，伪填充设置在第一列和第二列之间。伪填充包括多个伪区域。多个伪区域的第一伪区域设置在有源区域的第一列中的第一有源区域和有源区域的第二列中的第二有源区域之间。从顶视图观察，描绘第一有源区域的边缘、第一伪区域的边缘和第二有源区域的边缘的外边界线包括至少两个基本90度的弯曲。第一有源区域和第二有源区域包括掺杂有相同掺杂剂的半导体材料。本发明的实施例还涉及集成电路布局。
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公开(公告)号：CN109427669B
公开(公告)日：2020-10-30
申请号：CN201711257771.9
申请日：2017-12-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/336
Abstract: 一种方法包括提供具有隔离结构、邻近隔离结构且高于隔离结构的鳍以及位于鳍和隔离结构上方的栅极结构的器件结构。隔离结构、鳍和栅极结构限定位于鳍上方的第一沟槽和位于隔离结构上方的第二沟槽。该方法进一步包括在栅极结构、鳍和隔离结构上方形成第一接触蚀刻停止层(CESL)；在第一CESL上方沉积第一层间介电(ILD)层并填充第一沟槽和第二沟槽；以及凹进第一ILD层，从而使得去除第一沟槽中的第一ILD层，并且将第二沟槽中的第一ILD层凹进至与鳍的顶面大致齐平的水平处。本发明实施例涉及减少半导体制造中接触件深度变化的方法。
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