公开(公告)号：CN1551308A

公开(公告)日：2004-12-01

申请号：CN200410047203.2

申请日：2004-05-19

Applicant: 尔必达存储器株式会社

Inventor： 泷本俊英 ,  藤原秀二 ,  后久保刚 ,  广田俊幸 ,  相宗史记

IPC: H01L21/318 ,  C23C16/42

CPC classification number: H01L21/0217 ,  C23C16/345 ,  H01L21/02211 ,  H01L21/02271 ,  H01L21/3185

Abstract: 依照本发明形成绝缘膜的方法，将含氮气体与由硅和氯组成的化合物反应，条件为化合物与含氮气体的气流比低于1/30，从而生成氮化硅膜。在本发明中，在气流比低于1/30的条件下形成氮化硅膜，从而改进了具有氮化硅膜的绝缘膜的绝缘性能，进而降低了流经该绝缘膜的漏电流。

公开(公告)号：CN1542585A

公开(公告)日：2004-11-03

申请号：CN200310118306.9

申请日：2003-11-18

Applicant: 尔必达存储器株式会社

Inventor： 石川透

IPC: G06F1/10 ,  H03K5/135 ,  H03L7/00

CPC classification number: H03L7/0814 ,  H03K5/133 ,  H03K2005/00156

Abstract: 一个能够即使当延迟级的数目和选择器级的数目增加时也能够最小化在选择器处的延迟，以允许稳定和迅速的操作的延迟调整电路。作为在延迟产生电路(11)中的选择器S，可以使用每一种都有选择地从两个输入中输出一个的2∶1选择器，其连接到N级延迟单元D1到DN的输入/输出部分，用于允许偶数级延迟时钟信号(Even)和奇数级延迟时钟信号(Odd)的延迟输出。在这种情况下，2∶1选择器以包含用于偶数级的选择器(S1、S3、…、Sn、S(n+2))和用于奇数级的选择器(S2、…、S(n+1)、S(n+3))的两级配置的形式进行布置。通过第一级选择器S1获得偶数级延迟时钟信号(Even)。通过第二级选择器S2获得奇数级的延迟时钟信号(Odd)。

公开(公告)号：CN1531087A

公开(公告)日：2004-09-22

申请号：CN200410007672.1

申请日：2004-03-01

Applicant: 尔必达存储器株式会社

Inventor： 菊地涉 ,  管野利夫 ,  伊佐聪

IPC: H01L25/065 ,  H01L23/12 ,  H01L23/52 ,  H01L23/50

CPC classification number: H01L23/5386 ,  H01L23/5383 ,  H01L23/5387 ,  H01L24/48 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/05599 ,  H01L2224/16 ,  H01L2224/45099 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/4824 ,  H01L2224/48465 ,  H01L2224/73215 ,  H01L2224/85399 ,  H01L2225/06517 ,  H01L2225/06579 ,  H01L2225/1023 ,  H01L2225/1041 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01055 ,  H01L2924/01068 ,  H01L2924/15153 ,  H01L2924/15165 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/181 ,  H01L2924/3011 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明公开了一种层叠型半导体封装件。其中，分别具有安装面的两个半导体芯片(11)、(12)相互对向地安装到基板(13)的表面和底面上，从而使半导体芯片(11)、(12)的安装面夹着基板(13)，所述安装面上按预定的排列设有多个芯片引脚。在基板的非芯片安装面上，形成与芯片引脚相同排列的封装件引脚。用相同长度的分支布线把两个半导体芯片的相互对应的芯片引脚连接到在它们的中间位置形成的通路上。用共用布线把各通路与连接于通路的芯片引脚所对应的封装件引脚(14)连接起来。这样，在一个基板上就可以安装两个半导体芯片，就能够使从外部连接端子到各半导体芯片的布线长度实质上互相相等。

公开(公告)号：CN1519901A

公开(公告)日：2004-08-11

申请号：CN200410001937.7

申请日：2004-01-16

Applicant: 尔必达存储器株式会社 ,  日立超大规模集成电路系统株式会社 ,  株式会社日立制作所

Inventor： 北村英次 ,  山田悟 ,  加藤慈规 ,  齐野敢太 ,  齐藤政良 ,  饭岛晋平 ,  大汤静宪

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/8234 ,  H01L29/78

CPC classification number: H01L21/28247

Abstract: 一种半导体器件，其在钨膜和多晶硅层之间具有降低的接触电阻和带有具有降低的栅电阻且被预防耗尽的栅电极。根据制造装置半导体器件的方法，一种半导体器件，其在形成栅电极之后且在栅电极上执行侧面选择性氧化之前，通过在氨气体中在700℃－950℃的氮化温度下氮化栅电极的侧面的方式来制造带有多金属栅结构的栅电极，其中，多金属栅结构包含带有钨(W)膜、氮化钨(WN)膜和多晶硅(PolySi)层的三层结构。

公开(公告)号：CN1497724A

公开(公告)日：2004-05-19

申请号：CN03155096.7

申请日：2003-08-27

Applicant: 尔必达存储器株式会社 ,  株式会社日立制作所

Inventor： 山田悟 ,  永井亮 ,  大汤静宪 ,  中邑良一 ,  高浦则克

IPC: H01L27/092 ,  H01L27/105 ,  H01L21/8234

CPC classification number: H01L27/10891 ,  H01L21/28061 ,  H01L21/823842 ,  H01L27/10894 ,  H01L27/10897 ,  H01L29/4941 ,  H01L29/7833

Abstract: 在具有三个和多个不同费米能级的多晶硅栅电极结构的半导体装置中，具有最低费米能级的P型多晶硅在第一N型表面沟道MOS晶体管上；具有最高费米能级的第一N型多晶硅在第二N型表面沟道MOS晶体管上，和具有在最高费米能级和最低费米能级之间的中间费米能级的，并用N型杂质和P型杂质掺杂的第二N型多晶硅在P沟道MOS晶体管上。

公开(公告)号：CN1496001A

公开(公告)日：2004-05-12

申请号：CN03157722.9

申请日：2003-08-29

Applicant: 尔必达存储器株式会社

Inventor： 铃木三佐男 ,  宫野和孝

IPC: H03K5/00

CPC classification number: H03K5/1565 ,  H03K9/08

Abstract: 在占空比检测设备中，占空比检测电路(3A，3B)构成为具有：第一和第二节点(N1，N2)；负荷电流提供电路(34～37，34’～37’)，用于分别把第一和第二负荷电流提供给第一和第二节点；以及电流开关(32，33，32’，33’)，其与第一和第二节点连接。电流开关响应于第一和第二互补占空比信号(ICLKT，ICLKF)进行操作。占空比保持电路(5)构成为具有第三和第四节点(N1’，N2’)，用于分别接收和保持第一和第二节点的电压。将第一开关(41)连接在所述第一和第三节点之间，并且将第二开关(42)连接在第二和第四节点之间。该负荷电流提供电路由第三和第四节点的电压来控制。

公开(公告)号：CN1399278A

公开(公告)日：2003-02-26

申请号：CN02126575.5

申请日：2002-07-24

Applicant: 尔必达存储器株式会社

Inventor： 伊藤丰 ,  桥本刚

IPC: G11C11/4074 ,  H02M3/07

CPC classification number: H02M3/07 ,  H02M2001/0032 ,  H02M2001/009 ,  Y02B70/16

Abstract: 在一种升压电路中，包括连接在节点(N1，N3)之间的第一激励电容器(CP1)和连接在节点(N2，N4)之间的第二激励电容器(CP2)，该升压电路包括第一至第五开关(S1－S5)。第一开关(S1)连接到节点(N1)以及被连接到电源节点、地节点和升压节点中的一个。第二开关(S2)连接到节点(N2)以及被连接到电源节点、地节点和升压节点中的一个。安置在节点(N3，N4)之间的第三开关(S3)闭合或断开。第四开关(S4)连接到节点(N3)以及被连接到电源节点、升压节点和一个非连接节点中的一个。第五开关(N5)连接到节点(N4)以及被连接到电源节点、升压节点和非连接节点中的一个。

公开(公告)号：CN101540189B

公开(公告)日：2013-08-14

申请号：CN200910128946.5

申请日：2009-03-17

Applicant: 尔必达存储器株式会社

Inventor： 梶谷一彦

IPC: G11C7/06 ,  G11C7/12

CPC classification number: G11C7/12 ,  G11C7/02 ,  G11C7/18 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/004

Abstract: 本发明涉及具有单端读出放大器的半导体器件。通过单个MOS晶体管放大信号电压，由此防止了芯片面积的增大。半导体存储器件中的读出放大器具有存储单元，存储单元用于基于信号输入/输出端和电源端之间的电阻值的大小来存储信息，半导体存储器件具有以下结构，在该结构中，在从存储单元读取信号的过程中位线电容减小，其中，放大器通过利用具有单端结构的单个MOS晶体管将从输入/输出端输出的信号放大。

公开(公告)号：CN101669097B

公开(公告)日：2013-05-22

申请号：CN200880013489.9

申请日：2008-04-25

Applicant: 尔必达存储器株式会社

Inventor： 三浦誓士 ,  原口嘉典 ,  阿部和彦 ,  金子昭二

IPC: G06F12/06 ,  G06F12/00 ,  G06F13/16

CPC classification number: G11C14/00 ,  G06F13/4243 ,  G11C16/30

Abstract: 本发明的目的在于提供一种高速且低成本的信息处理系统，能够确保存储容量的扩展性，且使用性良好。构成含有信息处理装置、易失性存储器及非易失性存储器的信息处理系统。信息处理装置、易失性存储器及非易失性存储器串联连接，通过减少连接信号个数，确保存储器容量的扩展性，并实现高速化。将非易失性存储器的数据传送到易失性存储器时，进行错误校正，能够提高可靠性。上述由多个芯片构成的信息处理系统构成为如下的信息处理系统模块：使各芯片彼此层叠配置，通过球栅阵列(BGA)、芯片间的焊接来进行布线。

公开(公告)号：CN1937075B

公开(公告)日：2012-07-18

申请号：CN200610138955.9

申请日：2006-09-20

Applicant: 尔必达存储器株式会社

Inventor： 藤泽宏树

IPC: G11C11/4072 ,  G11C11/4076 ,  G11C7/10 ,  G11C7/20

CPC classification number: G06F1/3275 ,  G11C7/1027 ,  G11C7/1072 ,  G11C7/20 ,  G11C7/22 ,  G11C11/4072 ,  G11C11/4076

Abstract: 一种数据传送操作完成检测电路，包括：第一计数器，用于响应产生读启动信号，执行移位操作；以及第二计数器，用于响应产生短脉冲串完成信号，执行移位操作；以及SR锁存电路，用于响应在第一计数器的计数值与第二计数器的计数值相匹配时产生的短脉冲串完成信号，产生读使能信号。根据读启动信号接收历史，检测到完成了读操作或者另一个数据传送操作；因此，即使在执行读操作等的处理过程中，收到新读命令，也可以检测到在给定时间是否完成了所有读操作。