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公开(公告)号：CN101136238A
公开(公告)日：2008-03-05
申请号：CN200710148555.0
申请日：2007-08-29
Applicant: 尔必达存储器株式会社
IPC: G11C7/10
CPC classification number: H03K17/6872 , G11C7/1051 , G11C7/1057 , G11C2207/2254 , H03K19/0005 , H03K19/018571
Abstract: 一种半导体的输出电路，包括单位缓冲器，每个单位缓冲器具有在电源端VDDQ和输出端DQ之间连接的晶体管和电阻器，以及在电源端VSSQ和输出端DQ之间连接的晶体管和电阻器。该单位缓冲器中包括的晶体管的导通电阻值基本上相互相等，并且该单位缓冲器中包括的电阻器的电阻值相互不同。基于电阻器的电阻值之间的差值，可以抵消由于电源电阻引起的阻抗偏差。
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公开(公告)号：CN1956338B
公开(公告)日：2012-03-21
申请号：CN200610136506.0
申请日：2006-10-24
Applicant: 尔必达存储器株式会社
IPC: H03L7/08 , H03L7/081 , H03K5/13 , H03K5/135 , H03K19/00 , H03K19/0185 , G11C7/22 , G11C11/406 , G11C11/4076
CPC classification number: H03K5/131 , G11C7/1051 , G11C7/1066 , G11C7/22 , G11C7/222 , H03L7/0812
Abstract: 将通过ZQ校准结果使延迟量可变的延迟量可变电路(8)插入到DQ复制系统的路径中。使DQ复制系统的路径的延迟量可变，并进行调整，使DQ缓冲系统和DQ复制系统的时序偏差保持固定。ZQ校准结果对应于温度、电压、制造波动而变动，因此通过获得与这些变动对应的延迟量，获得可使偏差保持固定的高精度的DLL电路及具有该DLL电路的半导体装置。
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公开(公告)号：CN100589060C
公开(公告)日：2010-02-10
申请号：CN200610153133.8
申请日：2006-12-08
Applicant: 尔必达存储器株式会社
IPC: G05F3/30
CPC classification number: G05F3/30
Abstract: 一种基准电压产生电路，能降低差动放大器的偏置的影响，对应低电压化。包含电阻(R0、R0、R3)、差动放大器(A1)、晶体管(Q1、Q2、Q3)，晶体管(Q1、Q2)的集电极与差动放大器的差动输入端子连接，电阻(R0、R0、R3)的一端与差动放大器A1的输出共连，2个电阻(R0)的另一端与Q1、Q2的集电极连接，电阻(R1)的另一端与Q3的集电极及基极连接，Q3的基极与Q1、Q2的基极连接，其中，Q1、Q2的发射极尺寸比设定为1∶N，输出在电阻(R1)中重叠流过与Q1或Q2的集电极电流大体上相等的电流和具有比它大的正的温度系数的电流而在电阻(R1)的两端产生的电压和Q3的基极-发射极间电压(VBE3)相加所得的电压。
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公开(公告)号：CN1937075A
公开(公告)日：2007-03-28
申请号：CN200610138955.9
申请日：2006-09-20
Applicant: 尔必达存储器株式会社
Inventor： 藤泽宏树
IPC: G11C11/4072 , G11C11/4076 , G11C7/10 , G11C7/20
CPC classification number: G06F1/3275 , G11C7/1027 , G11C7/1072 , G11C7/20 , G11C7/22 , G11C11/4072 , G11C11/4076
Abstract: 一种数据传送操作完成检测电路，包括：第一计数器，用于响应产生读启动信号，执行移位操作；以及第二计数器，用于响应产生短脉冲串完成信号，执行移位操作；以及SR锁存电路，用于响应在第一计数器的计数值与第二计数器的计数值相匹配时产生的短脉冲串完成信号，产生读使能信号。根据读启动信号接收历史，检测到完成了读操作或者另一个数据传送操作；因此，即使在执行读操作等的处理过程中，收到新读命令，也可以检测到在给定时间是否完成了所有读操作。
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公开(公告)号：CN101136245B
公开(公告)日：2012-07-04
申请号：CN200710148161.5
申请日：2007-08-28
Applicant: 尔必达存储器株式会社
Inventor： 藤泽宏树
IPC: G11C11/4063 , G11C11/4076
CPC classification number: G11C8/10 , G11C7/1018 , G11C7/1045 , G11C7/1051 , G11C7/1066 , G11C7/1069 , G11C7/1087 , G11C11/4082 , G11C11/4087 , G11C11/4093 , G11C2207/107
Abstract: 一种半导体存储器件，包括：连接到数据输入/输出端DQ的FIFO块；并行输入和输出经由数据输入/输出端DQ连续地输入和输出的n位数据的时分传输电路；在该时分传输电路和FIFO块之间执行数据传输的数据总线RWBS；以及设置突发长度的模式寄存器。当对该模式寄存器可设置的最小突发长度是m(＜n)时，该时分传输电路使用数据总线，与突发长度无关地以m位为单位执行数据传输。由此，可以在不执行突发突变的条件下，将突发长度设置得小于预取数目。
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Patent Agency Ranking
公开(公告)号：CN1945737B
公开(公告)日：2010-07-21
申请号：CN200610142083.3
申请日：2006-10-08
Applicant: 尔必达存储器株式会社
Inventor： 藤泽宏树
IPC: G11C11/4076
CPC classification number: G11C7/22 , G11C7/1045 , G11C11/4076
Abstract: 一种用于半导体器件的等待时间计数器包括单循环信号发生器和命令延迟电路。该单循环信号发生器根据内部时钟信号周期性地产生第零至第n基信号。该命令延迟电路包括第零至第n锁存元件，而且响应第q基信号(q是整数，0≤q≤n)，利用第p锁存元件(p是整数，0≤p≤n)，它锁存内部命令，而且响应第r基信号(r是整数，0≤r≤n)，其中如果q+s≤n，则r＝q+s，而如果q+s>n，则r＝q+s-(n+1)，s是等于或者小于n的自然数，通过其输出对应于等待时间超时信号的锁存内部命令。
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公开(公告)号：CN1627521B
公开(公告)日：2010-05-26
申请号：CN200410100687.2
申请日：2004-12-08
Applicant: 尔必达存储器株式会社
IPC: G11C7/22 , G11C11/34 , H01L27/108 , H01L27/10
CPC classification number: G11C7/109 , G11C7/1066 , G11C7/1078 , G11C7/22 , G11C11/4076 , G11C11/4082 , G11C11/4093
Abstract: 在一种半导体集成电路器件中，一个写命令译码器对写命令进行译码并输出译码脉冲。一个命令计数器电路对译码脉冲进行计数，作为命令的数目。一个锁存器电路响应来自命令计数器电路的计数输出而锁存写地址。一个延迟计数器电路响应译码脉冲对延迟进行计数。该半导体集成电路器件还包括一个用于当延迟计数器电路的计数值超过预定延迟值时接通一个列选择控制信号的电路，以及一个用于响应接通的列选择控制信号而输出由锁存器锁存的地址作为列地址的电路。该半导体集成电路器件响应接通的列选择控制信号而对列地址执行写操作。
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公开(公告)号：CN100585735C
公开(公告)日：2010-01-27
申请号：CN200610136041.9
申请日：2006-10-20
Applicant: 尔必达存储器株式会社
IPC: G11C11/4093 , G11C11/4076 , G11C7/10
CPC classification number: G11C11/4076 , G11C7/22 , G11C7/222
Abstract: 本发明的同步型半导体存储装置，包括：时钟发生器，生成相位互相偏差180°的正相/反相时钟；命令解码器，将外部命令解码，并输出与解码结果对应的命令信号；延迟设定单元，选择性地设定偶数延迟/奇数延迟；延迟计数器，包括第一/第二计数器电路；第一控制单元，在设定偶数延迟时，以使通过正相时钟取入的命令信号仅经由第一计数器电路、且使通过反相时钟取入的命令信号仅经由第二计数器电路的方式构成信号路径；以及第二控制单元，在设定奇数延迟时，以将通过正相时钟取入的命令信号从第一计数器电路移位到第二计数器电路、且将通过反相时钟取入的命令信号从第二计数器电路移位到第一计数器电路的方式构成信号路径。
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公开(公告)号：CN100479058C
公开(公告)日：2009-04-15
申请号：CN200410096249.3
申请日：2004-11-25
Applicant: 尔必达存储器株式会社
Inventor： 藤泽宏树
IPC: G11C11/4063 , G11C7/00
CPC classification number: G11C7/109 , G11C7/1066 , G11C7/1072 , G11C7/1078 , G11C7/22 , G11C7/222 , G11C8/06 , G11C11/4076 , G11C11/4096
Abstract: 一种具有对应于和外部输出信号同步的两个内部时钟信号的锁存电路的两个锁存系统。该内部时钟信号和外部时钟信号的上升沿同步，并被产生为具有对应于外部时钟信号外部时钟频率1/2的频率的单触发脉冲。
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公开(公告)号：CN101136245A
公开(公告)日：2008-03-05
申请号：CN200710148161.5
申请日：2007-08-28
Applicant: 尔必达存储器株式会社
Inventor： 藤泽宏树
IPC: G11C11/4063 , G11C11/4076
CPC classification number: G11C8/10 , G11C7/1018 , G11C7/1045 , G11C7/1051 , G11C7/1066 , G11C7/1069 , G11C7/1087 , G11C11/4082 , G11C11/4087 , G11C11/4093 , G11C2207/107
Abstract: 一种半导体存储器件，包括：连接到数据输入/输出端DQ的FIFO块；并行输入和输出经由数据输入/输出端DQ连续地输入和输出的n位数据的时分传输电路；在该时分传输电路和FIFO块之间执行数据传输的数据总线RWBS；以及设置突发长度的模式寄存器。当对该模式寄存器可设置的最小突发长度是m(＜n)时，该时分传输电路使用数据总线，与突发长度无关地以m位为单位执行数据传输。由此，可以在不执行突发突变的条件下，将突发长度设置得小于预取数目。
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