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Patent Agency Ranking
公开(公告)号：CN1829083A
公开(公告)日：2006-09-06
申请号：CN200610009347.8
申请日：2006-02-28
Applicant: 尔必达存储器株式会社
CPC classification number: G05F1/56 , H03K5/133 , H03K2005/00032 , H03K2005/0013
Abstract: 一种延迟电路，其具有由NMOS或PMOS晶体管支配的电路结构。所述延迟电路被供应作为电源电压的电源电压递降电路的输出电压，所述电源电压递降电路具有：电平生成电路，用于生成基准电压，其通过偏移电压和制造变化相关电压获得；以及m倍电压生成电路。一种半导体装置包括所述延迟电路。
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公开(公告)号：CN102820283A
公开(公告)日：2012-12-12
申请号：CN201210189126.9
申请日：2012-06-08
Applicant: 尔必达存储器株式会社
Inventor： 石川透
IPC: H01L23/538 , H01L25/065
CPC classification number: G11C7/1057 , G01R31/2884 , G11C5/04 , G11C7/1051 , G11C29/1201 , G11C29/48 , H01L22/34 , H01L23/481 , H01L2224/13025 , H01L2224/16145 , H01L2224/16225 , H01L2924/15311
Abstract: 本发明涉及一种半导体器件。一种器件，包括：半导体衬底；穿透半导体衬底的第一穿透电极；第一测试焊盘；和耦合在第一穿透电极和第一测试焊盘之间的第一三态缓冲器。第一三态缓冲器在其控制端子上接收缓冲器控制信号。该器件进一步包括为第一三态缓冲器提供缓冲器控制信号的缓冲器控制电路。
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公开(公告)号：CN102790040A
公开(公告)日：2012-11-21
申请号：CN201210157178.8
申请日：2012-05-18
Applicant: 尔必达存储器株式会社
Inventor： 石川透
IPC: H01L23/544 , H01L23/58 , G01N27/04
CPC classification number: H01L22/32 , H01L22/34 , H01L25/0657 , H01L2224/16 , H01L2224/16145 , H01L2224/16225 , H01L2225/06513 , H01L2225/06544 , H01L2225/06565 , H01L2924/15311
Abstract: 本发明涉及一种具有芯片裂纹检测结构的半导体器件。一种器件，其包括半导体衬底、第一穿透电极和每个都穿过所述第二半导体衬底的多个第二穿透电极、形成在所述衬底的一侧上的第一端子和多个第二端子以及形成在衬底的相反侧上的第三端子和多个第四端子。第一和第三端子中的每个与第一穿透电极垂直对齐并且电连接到第一穿透电极。每个第二端子与第二穿透电极中关联的一个垂直对齐并且电连接到第二穿透端子中没有与关联的第二端子垂直对齐的另一个。每个第四端子与第二穿透电极中关联的一个垂直对齐并且电连接到第二穿透电极中关联的一个。还设置有导线，导线包括电连接到第一端子的第一端部和电连接到第二端子中选择的一个的第二端部。
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公开(公告)号：CN1329788C
公开(公告)日：2007-08-01
申请号：CN200310118306.9
申请日：2003-11-18
Applicant: 尔必达存储器株式会社
Inventor： 石川透
CPC classification number: H03L7/0814 , H03K5/133 , H03K2005/00156
Abstract: 一个能够即使当延迟级的数目和选择器级的数目增加时也能够最小化在选择器处的延迟，以允许稳定和迅速的操作的延迟调整电路。作为在延迟产生电路(11)中的选择器S，可以使用每一种都有选择地从两个输入中输出一个的2∶1选择器，其连接到N级延迟单元D1到DN的输入/输出部分，用于允许偶数级延迟时钟信号(Even)和奇数级延迟时钟信号(Odd)的延迟输出。在这种情况下，2∶1选择器以包含用于偶数级的选择器(S1、S3、…、Sn、S(n+2))和用于奇数级的选择器(S2、…、S(n+1)、S(n+3))的两级配置的形式进行布置。通过第一级选择器S1获得偶数级延迟时钟信号(Even)。通过第二级选择器S2获得奇数级的延迟时钟信号(Odd)。
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公开(公告)号：CN1542585A
公开(公告)日：2004-11-03
申请号：CN200310118306.9
申请日：2003-11-18
Applicant: 尔必达存储器株式会社
Inventor： 石川透
CPC classification number: H03L7/0814 , H03K5/133 , H03K2005/00156
Abstract: 一个能够即使当延迟级的数目和选择器级的数目增加时也能够最小化在选择器处的延迟，以允许稳定和迅速的操作的延迟调整电路。作为在延迟产生电路(11)中的选择器S，可以使用每一种都有选择地从两个输入中输出一个的2∶1选择器，其连接到N级延迟单元D1到DN的输入/输出部分，用于允许偶数级延迟时钟信号(Even)和奇数级延迟时钟信号(Odd)的延迟输出。在这种情况下，2∶1选择器以包含用于偶数级的选择器(S1、S3、…、Sn、S(n+2))和用于奇数级的选择器(S2、…、S(n+1)、S(n+3))的两级配置的形式进行布置。通过第一级选择器S1获得偶数级延迟时钟信号(Even)。通过第二级选择器S2获得奇数级的延迟时钟信号(Odd)。
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