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公开(公告)号：CN113410232A
公开(公告)日：2021-09-17
申请号：CN202110663159.1
申请日：2021-06-15
Applicant: 西安微电子技术研究所
IPC: H01L27/092 , H01L29/10 , H01L21/8238
Abstract: 本发明提供一种抑制闩锁效应的CMOS集成电路芯片及制备工艺，包括N型衬底，N型衬底的上表面埋有N埋层和P埋层，N型衬底向上延伸有N型外延层，N型外延层覆盖N埋层和P埋层，P埋层上设有P阱。本发明对于CMOS集成电路，在N型衬底上形成N埋层和P埋层，再进行外延工艺，通过埋层与外延工艺，能降低衬底的寄生电阻R1、R2，降低了寄生晶体管NPN、PNP的电流增益，提高闩锁效应的触发电流阈值及降低寄生晶体管的电流增益，抑制闩锁效应的发生更为有效。
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公开(公告)号：CN116759440A
公开(公告)日：2023-09-15
申请号：CN202310722339.1
申请日：2023-06-16
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种降低桶式外延炉自掺杂效应的结构、方法及抗单粒子双极三极管，属于半导体集成电路领域。首先，将重掺低阻硅衬底材料放入桶式外延炉内，在硅衬底材料表面进行外延生长形成第一层外延层，其中，该外延层包含一层较薄的外延本征层，生长后第一层外延层厚度小于设定外延层总厚度，然后在第一层外延层的基础上，经过通过开腔后再开始第二次外延生长，并生长至已设定的外延层总厚度。通过以上操作步骤，重掺低阻硅衬底材料在第一层预淀积本征层生长封住后，再借由开腔分炉的方法，可以将外延系统内部停滞层的杂质被带走，不仅达到大幅降低外延炉系统内自掺杂效应的目的，同时还能提升单炉产能。
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Patent Agency Ranking
公开(公告)号：CN109256421A
公开(公告)日：2019-01-22
申请号：CN201811052415.8
申请日：2018-09-10
Applicant: 西安微电子技术研究所
IPC: H01L29/732 , H01L29/06 , H01L29/78 , H01L21/331 , H01L21/336
Abstract: 本发明公开了一种高厄利电压的双极器件及其制作方法，所述双极器件包括3个金属连线和衬底；衬底上方依次设置N埋层、第一外延层、第二外延层和SiO2层；3个金属连线分别穿过SiO2层上设置的引出孔后，分别连接集电区的引出区、发射区和P型基区；集电区的引出区和P型基区位于第二外延层内部，发射区位于P型基区内部；双极器件两侧边均设置P型隔离区。所述方法主要改进在于包括对衬底进行第一次外延工艺，形成第一外延层；在第一外延层上进行第二次外延工艺，形成第二外延层；通过双外延层的设计，能够有效增大厄利电压，降低厄利效应，提高集成电路的精度；同时，寄生的PMOS管阈值电压增高，电路的金属布线更加方便，工作电压范围扩大。
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公开(公告)号：CN111519245B
公开(公告)日：2021-07-20
申请号：CN202010357763.7
申请日：2020-04-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于桶式外延炉的硅衬底外延层生长方法，首先将硅衬底放入桶式外延炉内进行初始定位后在硅衬底表面进行外延生长形成第一层外延层，第一层外延层厚度小于设定外延层总厚度；然后将形成第一层外延层的硅衬底相对初始位置转动，进行外延生长至设定外延层总厚度，采用两步生长过程，先进行第一层外延层生长，形成的第一层外延层覆盖了衬底，在进行二次生长时，硅衬底正面及侧面边缘杂质的蒸发被第一层外延层抑制；硅衬底背面采用多晶及氧化层进行背封，背面杂质的蒸发也被有效抑制，再次生长完成外延层生长，能够有效抑制外延自掺杂效应。
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公开(公告)号：CN111519245A
公开(公告)日：2020-08-11
申请号：CN202010357763.7
申请日：2020-04-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于桶式外延炉的硅衬底外延层生长方法，首先将硅衬底放入桶式外延炉内进行初始定位后在硅衬底表面进行外延生长形成第一层外延层，第一层外延层厚度小于设定外延层总厚度；然后将形成第一层外延层的硅衬底相对初始位置转动，进行外延生长至设定外延层总厚度，采用两步生长过程，先进行第一层外延层生长，形成的第一层外延层覆盖了衬底，在进行二次生长时，硅衬底正面及侧面边缘杂质的蒸发被第一层外延层抑制；硅衬底背面采用多晶及氧化层进行背封，背面杂质的蒸发也被有效抑制，再次生长完成外延层生长，能够有效抑制外延自掺杂效应。
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公开(公告)号：CN109256421B
公开(公告)日：2021-12-14
申请号：CN201811052415.8
申请日：2018-09-10
Applicant: 西安微电子技术研究所
IPC: H01L29/732 , H01L29/06 , H01L29/78 , H01L21/331 , H01L21/336
Abstract: 本发明公开了一种高厄利电压的双极器件及其制作方法，所述双极器件包括3个金属连线和衬底；衬底上方依次设置N埋层、第一外延层、第二外延层和SiO2层；3个金属连线分别穿过SiO2层上设置的引出孔后，分别连接集电区的引出区、发射区和P型基区；集电区的引出区和P型基区位于第二外延层内部，发射区位于P型基区内部；双极器件两侧边均设置P型隔离区。所述方法主要改进在于包括对衬底进行第一次外延工艺，形成第一外延层；在第一外延层上进行第二次外延工艺，形成第二外延层；通过双外延层的设计，能够有效增大厄利电压，降低厄利效应，提高集成电路的精度；同时，寄生的PMOS管阈值电压增高，电路的金属布线更加方便，工作电压范围扩大。
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公开(公告)号：CN111681991A
公开(公告)日：2020-09-18
申请号：CN202010568524.6
申请日：2020-06-19
Applicant: 西安微电子技术研究所
IPC: H01L21/8222 , H01L27/06
Abstract: 本发明公开了一种多晶硅表面粗糙度的处理方法，属于半导体集成电路领域，在进行多晶前层氧化工艺前，对待氧化的硅片进行酸液预处理和对氧化设备进行氧化预处理，多晶前层氧化后，间隔一定时间进行多晶淀积工艺，所述间隔时间小于2h。本发明方法通过优化清洗工艺流程，控制氧化工艺细节，解决了该类多晶硅表面的多晶粗糙问题，显著改善了多晶硅的表面质量，提高产品的可靠性及稳定性，同时可用于解决其它类型的多晶粗糙问题。
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