公开(公告)号：CN101329898B

公开(公告)日：2012-05-23

申请号：CN200810130277.0

申请日：2008-06-23

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: G11C11/401 ,  G11C11/406 ,  H01L27/12 ,  H01L29/78

CPC classification number: G11C11/404 ,  G11C11/406 ,  G11C11/40615 ,  G11C2211/4016 ,  G11C2211/4065 ,  H01L29/7841

Abstract: 本发明涉及一种存储器驱动方法和半导体存储装置。本发明涉及一种驱动存储器的方法，所述存储器包括存储器单元、位线和字线，每个存储器单元具有源极、漏极和浮体，所述方法包括执行刷新操作，以恢复所述存储器单元的第一逻辑数据的劣化和所述存储器单元的第二逻辑数据的劣化，其中在所述刷新操作中，当所述浮体处的电位大于临界值时，注入到所述浮体中的载流子的数量大于从所述浮体中流出的载流子的数量，并且当所述浮体处的电位小于所述临界值时，注入到所述浮体中的载流子的数量小于从所述浮体中流出的载流子的数量。

公开(公告)号：CN100416835C

公开(公告)日：2008-09-03

申请号：CN200510004780.8

申请日：2002-02-04

Applicant: 株式会社东芝

Inventor： 岩田佳久 ,  大泽隆 ,  山田敬

IPC: H01L27/105 ,  H01L27/108 ,  H01L21/8239 ,  H01L21/8242

CPC classification number: H01L29/7841 ,  G11C11/404 ,  G11C11/4085 ,  G11C11/4087 ,  G11C2211/4016 ,  H01L23/544 ,  H01L27/108 ,  H01L27/10802 ,  H01L27/10844 ,  H01L27/1203 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体存储器件，具有用于构成多个存储单元的多个MIS晶体管，其特征在于：各MIS晶体管包括：半导体层，在上述半导体层上形成的源极区域，在上述半导体层上与上述源极区域分离形成的漏极区域，使得上述源极区域和上述漏极区域之间的上述半导体层成为浮动状态的沟道体，设置在上述源极区域和上述漏极区域之间、用于在上述沟道体内、于上述源极区域和上述漏极区域之间形成沟道的主栅极，和为了通过电容耦合控制上述沟道体的电位、与上述主栅极分别设置的辅助栅极，该辅助栅极与上述主栅极同步驱动，并且上述MIS晶体管具有将上述沟道体设定在第1电位的第1数据状态和将上述沟道体设定在第2电位的第2数据状态。

公开(公告)号：CN1758373A

公开(公告)日：2006-04-12

申请号：CN200510096686.X

申请日：2005-08-31

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: G11C11/401 ,  G11C11/407 ,  H01L27/108

CPC classification number: G11C16/28 ,  G11C7/062 ,  G11C7/18 ,  G11C11/404 ,  G11C11/4091 ,  G11C11/4097 ,  G11C2207/005 ,  G11C2207/063 ,  G11C2211/4016

Abstract: 根据本发明一种实施方案的半导体存储装置包括：单元阵列，每个具有连接到一对第一和第二位线的多个存储单元；以及读出放大器，每个对应于该对第一和第二位线而提供并读出从待读出存储单元中读出的数据，其中读出放大器的每个包括电流反射镜电路，其具有直接或间接连接到该对第一和第二位线的第一和第二电流通路；以及该电流反射镜电路包括：第一晶体管，其具有彼此短接的栅极和漏极，并且使参考电流在源极和漏极之间流动；以及第二晶体管，其栅极共同地连接到第一晶体管的栅极，并且使经过待读出存储单元的电流在其源极和漏极之间流动。

公开(公告)号：CN1494157A

公开(公告)日：2004-05-05

申请号：CN03158559.0

申请日：2003-09-18

Applicant: 株式会社东芝

Inventor： 池桥民雄 ,  大泽隆

IPC: H01L27/105 ,  H01L21/82 ,  G11C11/34

CPC classification number: G11C7/02 ,  G11C11/404 ,  G11C11/4076 ,  G11C11/4087 ,  G11C2207/2281 ,  G11C2207/229 ,  H01L29/7841

Abstract: 半导体存储器件具有：把多个存储单元配置为矩阵状的存储单元阵列、多条字线、多条位线、解码器电路、读出部件。在解码器电路中输入地址信号和第一控制信号，根据所述第一控制信号，驱动由所述地址信号决定的字线即选择字线或与所述选择字线相邻的字线即相邻字线。读出部件连接在所述位线上，读出连接在由所述解码器电路驱动的字线上的存储单元中存储的数据。

公开(公告)号：CN1404067A

公开(公告)日：2003-03-19

申请号：CN02121788.2

申请日：2002-05-31

Applicant: 株式会社东芝

Inventor： 藤田胜之 ,  大泽隆

IPC: G11C11/40 ,  G11C11/4063 ,  H01L27/105

CPC classification number: G11C7/06

Abstract: 半导体存储器具备：存储单元阵列(1)；基准电流发生电路(DMC)，发生基准电流(Iref)；参照电位发生电路(6)，根据上述基准电流发生电路发生的上述基准电流(Iref)，在参照节点(RSN)上发生参照电位；第1读出电路(4a)，根据所选择的存储单元的单元电流(Icell)，生成输出电流，根据该输出电流和上述基准电流，在读出节点(SN)上发生数据电位；以及第2读出电路(4b)，比较上述读出节点的数据电位与上述参照节点的参照电位，检测出上述所选择的存储单元所保持的数据。

公开(公告)号：CN1399340A

公开(公告)日：2003-02-26

申请号：CN01143546.1

申请日：2001-12-11

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: H01L27/105 ,  H01L27/108

CPC classification number: H01L29/7841 ,  G11C29/02 ,  G11C29/021 ,  G11C29/028 ,  G11C2029/1202 ,  H01L27/105 ,  H01L27/108 ,  H01L27/10802 ,  H01L27/1082 ,  H01L27/10823 ,  H01L27/10897 ,  H01L27/1203

Abstract: 半导体存储器件具有构成存储单元(MC)的多个完全耗尽型MISFET。各MISFET具备：半导体层(13)、源极区域(16)和漏极区域(17)，二者之间的半导体层将成为浮置状态的沟道体、在沟道体的两面上分别形成的主栅极(15)和辅助栅极(18)。上述MISFET在上述沟道体变成为完全耗尽化的状态下，而且以在上述沟道体的辅助电极一侧上可以积累多数载流子的状态为基准状态，具有已积累有多数载流子的第1数据状态和已放出了多数载流子的第2数据状态。

公开(公告)号：CN1375874A

公开(公告)日：2002-10-23

申请号：CN02107184.5

申请日：2002-03-13

Applicant: 株式会社东芝

Inventor： 堀口文男 ,  大泽隆 ,  岩田佳久 ,  山田敬

IPC: H01L27/04 ,  H01L27/105 ,  H01L27/108

CPC classification number: G11C11/404 ,  G11C2211/4016 ,  H01L27/108 ,  H01L27/10802 ,  H01L27/10823 ,  H01L27/10841 ,  H01L27/1203 ,  H01L29/7841

Abstract: 半导体存储器件的各个MIS晶体管具备:半导体层(12);在半导体层上形成的源区(15);在半导体层上与上述源区分离开形成的漏区(14),使源区和漏区之间的半导体层变成为浮置状态的沟道体;用来在沟道体上形成沟道的第1栅极(13);用来借助于电容耦合控制沟道体电位的第2栅极(20);和在沟道体的第2栅极一侧形成的高浓度区(21),具有比沟道体的杂质浓度还高的杂质浓度。

公开(公告)号：CN1354523A

公开(公告)日：2002-06-19

申请号：CN01145060.6

申请日：2001-08-17

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: H01L27/108 ,  H01L27/12 ,  H01L21/82

CPC classification number: H01L29/7841

Abstract: 一位存储器单元MC由具有与其它部分电隔离的浮动体区的MOS晶体管构成,MOS晶体管的栅电极13连接字线WL、漏扩散层14连接位线BL、源扩散层15连接固定电位线SL,将MOS晶体管的体区12内注入由碰撞电离而产生的多数载流子并保持的第1阈值状态和随漏侧pn结的正向偏压而放出MOS晶体管的体区12的多数载流子的第2阈值状态作为二进制数据进行存储。因此,将简单的晶体管构造作为存储单元,可以提供信号线少,能够动态存储二进制数据的半导体存储装置。

公开(公告)号：CN100461297C

公开(公告)日：2009-02-11

申请号：CN200510096686.X

申请日：2005-08-31

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: G11C11/401 ,  G11C11/407 ,  H01L27/108

CPC classification number: G11C16/28 ,  G11C7/062 ,  G11C7/18 ,  G11C11/404 ,  G11C11/4091 ,  G11C11/4097 ,  G11C2207/005 ,  G11C2207/063 ,  G11C2211/4016

Abstract: 根据本发明一种实施方案的半导体存储装置包括：单元阵列，每个具有连接到一对第一和第二位线的多个存储单元；以及读出放大器，每个对应于该对第一和第二位线而提供并读出从待读出存储单元中读出的数据，其中读出放大器的每个包括电流反射镜电路，其具有直接或间接连接到该对第一和第二位线的第一和第二电流通路；以及该电流反射镜电路包括：第一晶体管，其具有彼此短接的栅极和漏极，并且使参考电流在源极和漏极之间流动；以及第二晶体管，其栅极共同地连接到第一晶体管的栅极，并且使经过待读出存储单元的电流在其源极和漏极之间流动。

公开(公告)号：CN1302556C

公开(公告)日：2007-02-28

申请号：CN200410061777.5

申请日：2004-06-30

Applicant: 株式会社东芝

Inventor： 大泽隆

IPC: H01L27/12 ,  H01L27/105 ,  H01L27/092 ,  H01L29/788 ,  H01L21/84 ,  H01L21/8234 ,  H01L21/8242

CPC classification number: H01L27/1203

Abstract: 根据本发明的半导体存储器件包括：经由埋置的绝缘层形成在衬底上的第一半导体层；浮置本体单元，具有形成在所述第一半导体层上的浮置型的沟道本体、在所述沟道本体的第一面形成沟道的主栅极、以及在所述第一面的相对面处电容性耦合在第二面上形成的辅助栅极；形成在所述第一半导体层上的逻辑电路，通过绝缘膜与所述浮置本体单元分开，传送用于所述浮置本体单元的信号；第二半导体层，位于所述浮置本体单元下面并沿所述埋置绝缘膜的下面形成；以及第三半导体层，位于所述逻辑电路下面并沿所述埋置绝缘膜的下面形成，其中所述第二和第三半导体层被设置成电位彼此不同。