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公开(公告)号：CN114328367B
公开(公告)日：2025-04-22
申请号：CN202011344794.5
申请日：2020-11-25
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
IPC: G06F15/78 , H01L23/498 , H10B80/00
Abstract: 本发明提供一种半导体器件的接口及用于排列结合半导体器件的接口方法。半导体器件的接口包括主器件及多个从器件。所述接口包括主接口及从接口。主接口实施在主器件中且包括由被排列成第一阵列的主结合件形成的主结合件图案。从接口实施在每一个从器件中且包括由被排列成第二阵列的从结合件形成的从结合件图案。主结合件的第一阵列包括第一中心行及分成两部分的第一组数据行，所述两部分相对于第一中心行完全对称。从结合件的第二阵列包括第二中心行及分成两部分的第二组数据行，所述两部分相对于第二中心行完全对称。第一中心行与第二中心行在芯片结合连接中对齐，且第一组数据行连接到第二组数据行。
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公开(公告)号：CN103219322A
公开(公告)日：2013-07-24
申请号：CN201210270706.0
申请日：2012-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544 , G01R27/08
CPC classification number: G01R31/2886 , G01R31/2856 , H01L22/34 , H01L23/12 , H01L23/49827 , H01L24/16 , H01L2224/13099 , H01L2224/13111 , H01L2224/13147 , H01L2224/16225 , H01L2224/16227 , H01L2924/00014 , H01L2924/01047
Abstract: 一种三维集成电路(3DIC)包括具有至少一个有源器件的顶部芯片和具有导电布线层和通孔的中介层。3DIC进一步包括：多个导电连接器，被配置成电连接顶部芯片和中介层。3DIC进一步包括：顶部芯片或中介层中的至少一个上方的导电线。导电线沿着平行于顶部芯片或中介层的外部边缘的顶部芯片或中介层的周长设置。导电线被配置成电连接导电连接器。3DIC进一步包括：位于顶部芯片或中介层中的至少一个上方的至少一个测试元件。测试元件被配置成电连接至多个导电连接器。本发明还提供了一种具有电阻测量结构的三维集成电路及其使用方法。
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公开(公告)号：CN114333924A
公开(公告)日：2022-04-12
申请号：CN202011406828.9
申请日：2020-12-04
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
Abstract: 公开一种用于处置错误命令的数据保护系统及数据保护方法。数据保护系统包括主器件以及从器件。主器件被配置成发送命令。从器件耦合到主器件。从器件被配置成从主器件接收命令。主器件包括主接口。从器件包括从接口。主接口与从接口通过一个或多个结合件和/或硅穿孔进行电连接且被配置成在主器件与从器件之间进行接口功能。错误命令代表具有奇偶性错误或其他错误的命令。从器件还被配置成接收错误命令且根据读取操作或写入操作对错误命令作出响应。
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公开(公告)号：CN114078818A
公开(公告)日：2022-02-22
申请号：CN202011089344.6
申请日：2020-10-13
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
IPC: H01L23/538 , G11C5/02
Abstract: 本发明公开一种用于半导体器件的接口和其接口方法。半导体器件具有用导电连接并堆叠在一起的单个主器件和多个从器件。接口包含主接口，主接口建造于主器件中且包含具有主连接垫矩阵的主接口电路。另外，从接口实施于每一从器件中且包含从接口电路，从接口电路具有从连接垫矩阵以对应地连接到主连接垫矩阵。时钟布线将通过主接口和从接口传送时钟信号。主器件通过主接口将指令和从识别码传送到所有从接口。对应于从识别码的从器件将执行指令的结果通过从接口和主接口向主器件回应。
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公开(公告)号：CN103887193B
公开(公告)日：2016-12-28
申请号：CN201310164911.3
申请日：2013-05-07
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G01R31/2889 , G01R1/07378
Abstract: 一种三维集成电路测试装置，包括：探针卡，被配置为将三维集成电路中的待测器件与具有多个测试模块的自动测试设备板连接在一起，其中，探针卡包括三维集成电路的多个已知合格管芯、三维集成电路的多个互连件以及多个探针接触件，其中，探针接触件被配置为将探针卡与三维集成电路的待测器件的测试接触件连接在一起。
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Patent Agency Ranking
公开(公告)号：CN119167867A
公开(公告)日：2024-12-20
申请号：CN202410944236.4
申请日：2024-07-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/3947 , G06F30/398
Abstract: 一种集成电路设计实现系统、验证方法及计算机程序产品。集成电路设计实现系统包含合成工具，用以：接收每个第一元件的行为描述；基于多个第一元件的行为描述产生多个第一网络连线表；接收多个第二元件的连接信息，连接信息包含多个第一元件及多个第二元件之间的实体配置及连接性；产生多个第三元件，每个第三元件可操作地对应于由多个第一元件中的一者及多个第二元件中的一者所形成的配对之间的界面；以及基于第一、第二、第三顶点及边缘来将多个第一网络连线表转变为第二网络连线表。多个第一顶点、多个第二顶点及多个第三顶点分别对应于多个第一元件、多个第二元件及多个第三元件。
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公开(公告)号：CN114328328B
公开(公告)日：2023-11-10
申请号：CN202011347869.5
申请日：2020-11-26
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
Abstract: 本发明提供一种用于三维半导体器件的在主器件与从器件之间进行接口的接口器件及接口方法。主器件产生命令且从器件根据命令产生数据。接口器件包括主接口以及从接口。主接口耦合到主器件且被配置成将命令发送到从器件和/或从从器件接收数据。从接口耦合到从器件且被配置成从主器件接收命令和/或将数据发送到主器件。主接口及从接口由时钟产生器产生的时钟驱动。主接口与从接口由一个或多个结合件和/或硅穿孔进行电连接。
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公开(公告)号：CN103151337B
公开(公告)日：2016-12-14
申请号：CN201210076897.7
申请日：2012-03-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544
CPC classification number: G01R1/07342 , G01R1/07378 , H01L2224/16225
Abstract: 一种用于晶圆级测试半导体IC封装的被测器件(DUT)的测试探测结构。该结构包括衬底、衬底通孔、形成在衬底的第一表面以接合探测卡的凸块阵列以及在衬底的第二表面上的至少一个探测单元。该探测单元包括形成在衬底的一个表面上的导电探测焊盘以及与该焊盘互连的至少一个微凸块。该焊盘通过通孔电连接到凸块阵列。一些实施例包括多个与焊盘相连接的微凸块，该焊盘被配置为与DUT上的微凸块匹配阵列相接合。在一些实施例中，DUT可以通过从探测卡通过凸块和微凸块阵列施加测试信号进行探测，而不直接探测DUT微凸块。
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公开(公告)号：CN114334942A
公开(公告)日：2022-04-12
申请号：CN202011402870.3
申请日：2020-12-04
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
IPC: H01L25/18 , H01L23/31 , G11C7/10 , G11C7/20 , G11C11/413
Abstract: 本发明提供一种具有接口的半导体器件及半导体器件的接口管理方法，所述具有接口的半导体器件包括主器件以及多个从器件。主器件包括主接口。从器件一个接一个地在主器件上堆叠成三维堆叠。从器件中的每一者包括从接口及管理电路，主接口及从接口形成用于在主器件与从器件之间传递通信信号的接口。从器件中的当前一个从器件的管理电路驱动从器件中的下一个从器件。在从器件中的所述当前一个从器件处接收的操作命令仅通过接口被传递到从器件中的所述下一个从器件。来自从器件中的所述当前一个从器件的回应通过接口被传递回主器件。
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公开(公告)号：CN108629066A
公开(公告)日：2018-10-09
申请号：CN201711335011.5
申请日：2017-12-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5045 , G06N99/005
Abstract: 本发明的实施例提供了用于开发和优化电子器件的电子架构设计的方法和计算机系统。在各种实施例中，本发明的电子设计自动化(EDA)优化了电子器件的一个或多个电子架构设计的设计、模拟、分析和验证。本发明的EDA从一个或多个电子架构设计中识别一个或多个电子架构特征。在一些情况下，本发明的EDA可以利用机器学习过程通过多次迭代操纵一个或多个电子架构模型，直到来自所述一个或多个电子架构模型中的一个或多个电子架构模型满足一个或多个电子设计目标。本发明的EDA用满足一个或多个电子设计目标的一个或多个电子架构模型替换在一个或多个电子架构设计中的一个或多个电子架构特征，以优化一个或多个电子架构设计。本发明的EDA可以在一个或多个电子架构设计的设计、模拟、分析和/或验证之前、期间和/或之后替换一个或多个电子架构模型，以有效地缩短电子器件的上市时间(TTM)。
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