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公开(公告)号：CN114978192B
公开(公告)日：2025-01-21
申请号：CN202110699534.8
申请日：2021-06-23
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
IPC: H03M9/00 , H03K19/0175
Abstract: 本发明提供一种两个管芯之间的通信接口的电路和管理通信接口的方法。所述电路包含：第一管芯的第一接口，具有用以将具有N个位的输入数据串行化成串行化数据以供传输出去的串行器；以及第二管芯的第二接口，具有用以接收串行化数据且将其解串成解串化数据的解串器。另外，互连结构连接在第一管芯与第二管芯之间以连接串行器与解串器，其中互连结构为半导体结构的插入层或重布线层，以便在第一管芯与第二管芯之间形成并行总线，用于在并行总线的一条线中传输串行化数据。时钟产生器将第一时钟提供给串行器的第一纹波计数器且将第二时钟提供给解串器的第二纹波计数器。
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公开(公告)号：CN114328328B
公开(公告)日：2023-11-10
申请号：CN202011347869.5
申请日：2020-11-26
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
Abstract: 本发明提供一种用于三维半导体器件的在主器件与从器件之间进行接口的接口器件及接口方法。主器件产生命令且从器件根据命令产生数据。接口器件包括主接口以及从接口。主接口耦合到主器件且被配置成将命令发送到从器件和/或从从器件接收数据。从接口耦合到从器件且被配置成从主器件接收命令和/或将数据发送到主器件。主接口及从接口由时钟产生器产生的时钟驱动。主接口与从接口由一个或多个结合件和/或硅穿孔进行电连接。
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公开(公告)号：CN114978192A
公开(公告)日：2022-08-30
申请号：CN202110699534.8
申请日：2021-06-23
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
IPC: H03M9/00 , H03K19/0175
Abstract: 本发明提供一种两个管芯之间的通信接口的电路和管理通信接口的方法。所述电路包含：第一管芯的第一接口，具有用以将具有N个位的输入数据串行化成串行化数据以供传输出去的串行器；以及第二管芯的第二接口，具有用以接收串行化数据且将其解串成解串化数据的解串器。另外，互连结构连接在第一管芯与第二管芯之间以连接串行器与解串器，其中互连结构为半导体结构的插入层或重布线层，以便在第一管芯与第二管芯之间形成并行总线，用于在并行总线的一条线中传输串行化数据。时钟产生器将第一时钟提供给串行器的第一纹波计数器且将第二时钟提供给解串器的第二纹波计数器。
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公开(公告)号：CN114328367B
公开(公告)日：2025-04-22
申请号：CN202011344794.5
申请日：2020-11-25
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
IPC: G06F15/78 , H01L23/498 , H10B80/00
Abstract: 本发明提供一种半导体器件的接口及用于排列结合半导体器件的接口方法。半导体器件的接口包括主器件及多个从器件。所述接口包括主接口及从接口。主接口实施在主器件中且包括由被排列成第一阵列的主结合件形成的主结合件图案。从接口实施在每一个从器件中且包括由被排列成第二阵列的从结合件形成的从结合件图案。主结合件的第一阵列包括第一中心行及分成两部分的第一组数据行，所述两部分相对于第一中心行完全对称。从结合件的第二阵列包括第二中心行及分成两部分的第二组数据行，所述两部分相对于第二中心行完全对称。第一中心行与第二中心行在芯片结合连接中对齐，且第一组数据行连接到第二组数据行。
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公开(公告)号：CN114745004B
公开(公告)日：2024-12-20
申请号：CN202110426471.9
申请日：2021-04-20
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
Abstract: 本发明提供一种帧解码电路和用于执行帧解码的方法。帧同步器接收串行格式的输入时钟信号和输入帧信号以提供输出时钟信号。在对输入帧信号的每两个位的中心点处采样得到此检测到的码且为不是正确类型时，根据检测到的码来调整输出时钟信号的相位移。输入时钟信号利用相位移进行除频以提供输出时钟信号。解串行器单元接收输入帧信号、输入数据、来自帧同步器的输出时钟信号、延时锁定环路时钟信号以解串转换此输入帧信号和输入数据而后输出。
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Patent Agency Ranking
公开(公告)号：CN114759915B
公开(公告)日：2024-11-12
申请号：CN202110313682.1
申请日：2021-03-24
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
Abstract: 本公开提供一种提供时钟给通信实体层中的解串转换器的电路。电路包含从属延迟锁相回路(DLL)，以接收输入时钟并向解串转换器提供取样时钟。此外，电路还包含主控延迟锁相回路，以接收输入时钟并将控制信号输出到所述从属延迟锁相回路以调整所述从属延迟锁相回路的取样时钟的延迟量。所述主控延迟锁相回路复制从属延迟锁相回路的电路以及回路检测，以决定要输出的控制信号。
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公开(公告)号：CN114745004A
公开(公告)日：2022-07-12
申请号：CN202110426471.9
申请日：2021-04-20
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
Abstract: 本发明提供一种帧解码电路和用于执行帧解码的方法。帧同步器接收串行格式的输入时钟信号和输入帧信号以提供输出时钟信号。在对输入帧信号的每两个位的中心点处采样得到此检测到的码且为不是正确类型时，根据检测到的码来调整输出时钟信号的相位移。输入时钟信号利用相位移进行除频以提供输出时钟信号。解串行器单元接收输入帧信号、输入数据、来自帧同步器的输出时钟信号、延时锁定环路时钟信号以解串转换此输入帧信号和输入数据而后输出。
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公开(公告)号：CN114334942A
公开(公告)日：2022-04-12
申请号：CN202011402870.3
申请日：2020-12-04
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
IPC: H01L25/18 , H01L23/31 , G11C7/10 , G11C7/20 , G11C11/413
Abstract: 本发明提供一种具有接口的半导体器件及半导体器件的接口管理方法，所述具有接口的半导体器件包括主器件以及多个从器件。主器件包括主接口。从器件一个接一个地在主器件上堆叠成三维堆叠。从器件中的每一者包括从接口及管理电路，主接口及从接口形成用于在主器件与从器件之间传递通信信号的接口。从器件中的当前一个从器件的管理电路驱动从器件中的下一个从器件。在从器件中的所述当前一个从器件处接收的操作命令仅通过接口被传递到从器件中的所述下一个从器件。来自从器件中的所述当前一个从器件的回应通过接口被传递回主器件。
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公开(公告)号：CN114759915A
公开(公告)日：2022-07-15
申请号：CN202110313682.1
申请日：2021-03-24
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
Abstract: 本公开提供一种提供时钟给通信实体层中的解串转换器的电路。电路包含从属延迟锁相回路(DLL)，以接收输入时钟并向解串转换器提供取样时钟。此外，电路还包含主控延迟锁相回路，以接收输入时钟并将控制信号输出到所述从属延迟锁相回路以调整所述从属延迟锁相回路的取样时钟的延迟量。所述主控延迟锁相回路复制从属延迟锁相回路的电路以及回路检测，以决定要输出的控制信号。
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公开(公告)号：CN114328367A
公开(公告)日：2022-04-12
申请号：CN202011344794.5
申请日：2020-11-25
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
IPC: G06F15/78 , H01L23/498 , H01L25/18
Abstract: 本发明提供一种半导体器件的接口及用于排列结合半导体器件的接口方法。半导体器件的接口包括主器件及多个从器件。所述接口包括主接口及从接口。主接口实施在主器件中且包括由被排列成第一阵列的主结合件形成的主结合件图案。从接口实施在每一个从器件中且包括由被排列成第二阵列的从结合件形成的从结合件图案。主结合件的第一阵列包括第一中心行及分成两部分的第一组数据行，所述两部分相对于第一中心行完全对称。从结合件的第二阵列包括第二中心行及分成两部分的第二组数据行，所述两部分相对于第二中心行完全对称。第一中心行与第二中心行在芯片结合连接中对齐，且第一组数据行连接到第二组数据行。
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