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公开(公告)号：CN107068670B
公开(公告)日：2020-04-10
申请号：CN201610823199.7
申请日：2016-09-14
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例公开了一种单元布局、一种单元布局库以及合成方法。单元布局包括单元块和分接连接件。单元块具有引脚。该引脚设置在单元布局中的第N金属层。分接连接件设置在第(N+1)金属层和第(N+2)金属层并且堆叠在单元块的引脚的上方。分接连接件电连接至引脚并且形成单元块的引脚的等效分接点。N是大于或者等于1的正整数。
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公开(公告)号：CN113836854B
公开(公告)日：2024-11-01
申请号：CN202110200470.2
申请日：2021-02-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/36 , G06F30/373 , G06F18/24 , G06F115/10
Abstract: 本揭露描述用于在集成电路上实施的优化电路合成的计算机实施方法、计算机实施系统及计算机可读媒体。电路的逻辑行为的寄存器传输级代码描述被输入。将寄存器传输级代码描述转换成用于多种类型的组件及特征尺寸技术的结构上界定的电路设计。产生每一结构上界定的电路设计的平面布局图。针对每一平面布局图创建实体模拟电路。扫描一系列操作条件以分析每一实体模拟电路的功率、性能以及面积。
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公开(公告)号：CN114925646A
公开(公告)日：2022-08-19
申请号：CN202110813208.5
申请日：2021-07-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/394 , G06F30/398 , G06F115/06
Abstract: 一种布线后壅塞优化方法与壅塞优化平台，方法包括以下步骤：在集成电路布局上的群集盒中识别第一设计规则检查违例；将第一目标单元定位在群集盒中的第一原始位置，第一目标单元连接至第一设计规则检查违例；在群集盒中检测第一目标单元的多个第一候选位置；计算与所述多个第一候选位置相关联的多个资源成本；在所述多个第一候选位置中判定与第一目标单元的最小资源成本相关联的第一重定位位置；及将第一目标单元自第一原始位置重定位至第一重定位位置。
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公开(公告)号：CN113935277A
公开(公告)日：2022-01-14
申请号：CN202110491860.X
申请日：2021-05-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/398 , G06F30/392 , G06K9/62
Abstract: 本揭露提供一种设计规则检查的系统、方法与其非暂态计算机可读媒介，用于修复设计规则检查(design rule check；DRC)违规的系统与方法包含接收具有设计规则检查违规的布局图案，基于此布局图案与多个先前所分析的布局图案的比较来决定此布局图案为正常值。此比较可通过异常侦测演算法来进行。系统与方法亦可包含当决定此布局图案为正常值时，从先前应用至多个先前所分析的布局图案的配方库中选择一配方，用以修复布局片段中的设计规则检查违规。
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公开(公告)号：CN114444434A
公开(公告)日：2022-05-06
申请号：CN202110340895.3
申请日：2021-03-30
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/398 , G06N20/00 , G06F115/12
Abstract: 一种预测难以修复的设计规则检查违规的方法与系统，预测难以修复的设计规则检查违规的方法包括：通过多个电子电路置放布局训练一机器学习模型；由该机器学习模型预测一新电子电路置放布局的设计规则检查(DRC)违规的修复率；基于该新电子电路置放布局的这些DRC违规的这些修复率识别这些DRC违规当中的难以修复(HTF)的DRC违规；及由一工程改变命令(ECO)工具修复这些DRC违规。
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Patent Agency Ranking
公开(公告)号：CN114201939A
公开(公告)日：2022-03-18
申请号：CN202011230270.3
申请日：2020-11-06
Applicant: 台湾积体电路制造股份有限公司 , 台积电(南京)有限公司
IPC: G06F30/392 , G06F30/394 , G06F30/398
Abstract: 本申请涉及用于修复布局违规的方法和系统。一种方法，包括以下操作：接收第一布局的设计规则违规；根据第一布局的第一芯片特征，将设计规则违规的第一违规分类为预定义类别的第一类别；为第一布局的第一芯片特征中的至少一个第一芯片特征生成与第一违规相关联的第一向量阵列；根据所述第一向量阵列，从预存操作中选择第一操作；基于第一布局和第一操作来生成第二布局。
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公开(公告)号：CN110968982A
公开(公告)日：2020-04-07
申请号：CN201910931841.7
申请日：2019-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/3953 , G06F30/398
Abstract: 提供了用于在对布置布局执行路由之前预测布置布局中的系统设计规则检查(DRC)违规的系统和方法。系统DRC违规预测系统包括DRC违规预测电路。DRC违规预测电路接收与布置布局相关联的布置数据。DRC违规预测电路检查与布置布局相关联的布置数据，并且布置数据可以包括与布置布局的多个区域相关联的数据，并且DRC违规预测电路可以逐个区域地检查布置布局的多个区域。DRC违规预测电路预测由于布置布局的后续路由而在布置布局中是否存在一个或多个系统DRC违规。
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公开(公告)号：CN108629066A
公开(公告)日：2018-10-09
申请号：CN201711335011.5
申请日：2017-12-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5045 , G06N99/005
Abstract: 本发明的实施例提供了用于开发和优化电子器件的电子架构设计的方法和计算机系统。在各种实施例中，本发明的电子设计自动化(EDA)优化了电子器件的一个或多个电子架构设计的设计、模拟、分析和验证。本发明的EDA从一个或多个电子架构设计中识别一个或多个电子架构特征。在一些情况下，本发明的EDA可以利用机器学习过程通过多次迭代操纵一个或多个电子架构模型，直到来自所述一个或多个电子架构模型中的一个或多个电子架构模型满足一个或多个电子设计目标。本发明的EDA用满足一个或多个电子设计目标的一个或多个电子架构模型替换在一个或多个电子架构设计中的一个或多个电子架构特征，以优化一个或多个电子架构设计。本发明的EDA可以在一个或多个电子架构设计的设计、模拟、分析和/或验证之前、期间和/或之后替换一个或多个电子架构模型，以有效地缩短电子器件的上市时间(TTM)。
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公开(公告)号：CN110968979A
公开(公告)日：2020-04-07
申请号：CN201910923375.8
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/398
Abstract: 提供了用于在对CTS布局执行路由之前预测时钟树合成(CTS)布局中的静态电压(SIR)下降违规的系统和方法。静态电压(SIR)下降违规预测系统包括SIR下降违规预测电路。SIR下降违规预测电路接收与CTS布局相关联的CTS数据。SIR下降违规预测电路检查与CTS布局相关联的CTS布局数据，并且CTS布局数据可以包括与CTS布局的多个区域相关联的数据，并且多个区域可以被逐个区域地检查。SIR下降违规预测电路预测在CTS布局中是否由于CTS布局的后续路由而存在一个或多个SIR下降违规。
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公开(公告)号：CN107068670A
公开(公告)日：2017-08-18
申请号：CN201610823199.7
申请日：2016-09-14
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例公开了一种单元布局、一种单元布局库以及合成方法。单元布局包括单元块和分接连接件。单元块具有引脚。该引脚设置在单元布局中的第N金属层。分接连接件设置在第(N+1)金属层和第(N+2)金属层并且堆叠在单元块的引脚的上方。分接连接件电连接至引脚并且形成单元块的引脚的等效分接点。N是大于或者等于1的正整数。
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