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公开(公告)号：CN110795905B
公开(公告)日：2023-08-29
申请号：CN201910635583.8
申请日：2019-07-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 方法(生成布局图的方法)包括：生成包括第一和第二侧边界的单元(表示电路)，第一和第二侧边界基本平行并沿第一方向延伸，第一线图案是沿第二方向(基本垂直于第一方向)延伸的单元内线图案，并且表示电路内部的第一信号的导体，并且第二线图案沿第一方向延伸并表示电路的第二信号的导体；配置单元内线图案，使得其第一端基本位于第一侧边界内部的最小边界偏移处；并且配置第二线图案使得其部分具有第一端，该第一端在第一侧边界外部延伸基本大于最小边界偏移的突出长度。本申请的实施例还涉及生成布局图的方法和半导体器件。
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公开(公告)号：CN115472580A
公开(公告)日：2022-12-13
申请号：CN202210863914.5
申请日：2022-07-21
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的实施例提供了一种集成电路(IC)器件，其包括具有半导体衬底的芯片，和嵌入半导体衬底中的热电模块，其中，热电模块包括第一半导体结构，第一半导体结构电连接至第二半导体结构，其中，热电模块的底部延伸穿过半导体衬底的厚度，并且其中，第一半导体结构和第二半导体结构包括不同导电类型的掺杂剂。根据本申请的另一个实施例，还提供了芯片封装件。根据本申请的又一个实施例，还提供了用于制造集成电路器件的方法。
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公开(公告)号：CN110610921B
公开(公告)日：2022-03-22
申请号：CN201910306010.0
申请日：2019-04-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H01L27/04 , H01L21/48
Abstract: 本发明的实施例提供了一种半导体器件、集成电路及其形成方法。集成电路包括第一半导体晶圆、第二半导体晶圆、第一互连结构、电感器、第二互连结构和衬底通孔。第一半导体晶圆在第一半导体晶圆的正面具有第一器件。第二半导体晶圆接合至第一半导体晶圆。第一互连结构位于第一半导体晶圆的背面之下。电感器位于第一半导体晶圆之下，并且电感器的至少部分位于第一互连结构内。第二互连结构位于第一半导体晶圆的正面上。衬底通孔延伸穿过第一半导体晶圆。电感器通过第二互连结构和衬底通孔连接至至少第一器件。
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公开(公告)号：CN109309077B
公开(公告)日：2020-12-29
申请号：CN201810843308.0
申请日：2018-07-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L27/02
Abstract: 一种集成电路器件包括：器件层，具有根据预定的器件节距间隔开的器件；第一金属互连层，设置在器件层之上并且耦合到器件层；以及第二金属互连层，设置在第一金属互连层之上并且通过第一通孔层耦合到第一金属互连层。第二金属互连层具有根据预定的金属线节距间隔开的金属线，并且预定的金属线节距与预定的器件节距的比率小于1。本发明的实施例还涉及具有改进的布局的集成电路器件。
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公开(公告)号：CN111244081A
公开(公告)日：2020-06-05
申请号：CN201911188326.0
申请日：2019-11-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种集成电路装置，例如一计算机系统，包括一互连元件晶粒及至少两个附加集成晶片上系统(System on Integrated Chip,SOIC)晶粒以面朝面(Face to Face,F2F)堆叠于该互连元件晶粒上。该互连元件晶粒包括在一表面上的电连接器，以致能连接到和/或多个附加SOIC晶粒之间。该互连元件晶粒包括是一集成扇出结构(Integrated Fan Out,InFO)的至少一重布电路结构及至少一硅穿孔(Through-Silicon Via,TSV)。该TSV致能于一信号线、电源线或地线之间，从该互连元件晶粒的一相对表面至该重布电路结构和/或电连接器的连结。该附加SOIC晶粒的至少一个堆叠成面朝背(Face to Back,F2B)的一个三维集成电路(Three-Dimensional Integrated Circuit,3DIC)晶粒。
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Patent Agency Ranking
公开(公告)号：CN111199130A
公开(公告)日：2020-05-26
申请号：CN201911063416.7
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02 , H01L23/528
Abstract: (产生布局图的)方法包括生成表示半导体器件中的电路的至少一部分的单元，单元至少部分地根据M_2nd层级的第二轨道(M_2nd轨道)和第M_1st层级的第一轨道(M_1st轨道)布置。生成单元包括：基于布局图中为单元选择的位置来选择M_2nd轨道中的一个；生成表示电路的输出引脚的第一M_2nd引脚图案；基本沿着所选择的M_2nd轨道布置第一引脚图案的长轴；生成表示电路的相应输入引脚的第二至第五M_1st引脚图形；基本沿着相应的M_1st轨道中的一个布置第二至第五引脚图案的长轴。本发明的实施例还涉及半导体器件及其制造方法和系统。
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公开(公告)号：CN110660759A
公开(公告)日：2020-01-07
申请号：CN201910580121.0
申请日：2019-06-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/367
Abstract: 本揭露描述了可以在三维系统整合晶片结构的功能区域或非功能区域中形成的散热结构。在一些实施例中，散热结构将记忆体晶粒或晶片的平均操作温度维持为低于约90℃。例如，结构包括具有晶片层的堆叠，其中每个晶片层包括一或多个晶片和边缘部分。此结构还包括设置在每个晶片层的边缘部分上的热界面材料、设置在堆叠的顶部晶片层上方的热界面材料层，以及在热界面材料层上方的散热器。
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公开(公告)号：CN103367336B
公开(公告)日：2016-08-03
申请号：CN201310020319.6
申请日：2013-01-18
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L23/49822 , H01F2017/0086 , H01L23/147 , H01L23/49827 , H01L25/0652 , H01L25/18 , H01L2224/131 , H01L2224/16145 , H01L2224/16225 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06548 , H01L2924/13091 , H01L2924/1421 , H01L2924/1431 , H01L2924/1434 , H01L2924/15311 , H01L2924/16172 , H01L2924/19105 , H01L2924/30105 , H01L2924/30107 , H01L2924/3011 , H03H7/0115 , H03H2001/0085 , H01L2924/014 , H01L2924/00
Abstract: 一种位于带有堆叠元件的多维集成电路中的中介层元件具有一个或多个导体(尤其是电源线)，该导体通过限定了用于高频信号的低阻抗分路的去耦网络来与地电位相连接。介电层具有连续的层，该层包括有硅层、金属层和电介质沉积层。用于导体的去耦网络具有至少一条并且优选地两条电抗传输线。传输线具有与导体串联的电感器以及处在电感器终端处的并联电容。通过间隔的金属沉积层中的迹线来形成电感器，该金属沉积层形成了线圈绕组并且穿过通孔在层之间进行连接，从而允许导体跨线。通过中介层中的MOScap形成电容。一个实施例具有与处于输入端、输出端和线圈之间的结处的电容串联连接的线圈，其中，该线圈磁性耦合，从而形成了变压器。本发明还提供了一种多维集成电路的电源线滤波器。
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公开(公告)号：CN110797319A
公开(公告)日：2020-02-14
申请号：CN201910639859.X
申请日：2019-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/48 , H01L21/768 , G06F30/398
Abstract: 三维集成电路(IC)封装的通孔结构的结构及方法。通孔结构包括：中间部分，延伸穿过平面结构；以及第一端及第二端，各自连接到中间部分且位于平面结构的不同侧上。第一端及第二端中的一者或多者包括多个通孔及准金属层中的一者或多者。
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公开(公告)号：CN110783291A
公开(公告)日：2020-02-11
申请号：CN201910699008.4
申请日：2019-07-31
Applicant: 台湾积体电路制造股份有限公司
Inventor： 诺·穆罕默德·艾杜维蒂尔 , 张丰愿 , 黄博祥 , 刘钦洲
IPC: H01L23/48 , H01L23/498 , H01L23/528 , H01L23/535 , H01L25/07
Abstract: 本揭露是关于一种三维集成电路电源网与其形成方法。一种三维集成电路电源网，其包括第一集成电路晶粒、第二集成电路晶粒、界面以及电力分配结构。界面可配置于第一集成电路晶粒与第二集成电路晶粒之间。电力分配结构可连接至界面。电力分配结构可包含至少一硅导孔以及连接所述至少一硅导孔的阶梯结构。
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