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公开(公告)号：CN110034070A
公开(公告)日：2019-07-19
申请号：CN201811447839.4
申请日：2018-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/768
Abstract: 根据一些实施例，本发明提供了一种制造集成电路的方法。该方法包括在半导体衬底的鳍式有源区上形成源极和漏极；在源极和漏极上沉积层间介电(ILD)层；图案化ILD层以形成分别与源极和漏极对准的第一接触孔和第二接触孔；在第一接触孔中形成介电材料层；以及分别在第一接触孔和第二接触孔中形成第一导电部件和第二导电部件。本发明的实施例还提供了具有嵌入式存储器件的结构和集成电路结构。
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公开(公告)号：CN109585373A
公开(公告)日：2019-04-05
申请号：CN201810239155.9
申请日：2018-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本发明提供了一种方法，方法包括在半导体衬底中形成隔离部件；在半导体衬底上形成第一鳍和第二鳍，其中，第一鳍和第二鳍由所述隔离部件横向分离；并且形成接合在第一鳍和第二鳍上的伸长的接触部件。伸长的接触部件进一步嵌入到隔离部件中，封闭垂直地位于接触部件和隔离部件之间的气隙。本发明的实施例还涉及具有可控气隙的FinFET结构。
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公开(公告)号：CN109585373B
公开(公告)日：2021-10-22
申请号：CN201810239155.9
申请日：2018-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本发明提供了一种方法，方法包括在半导体衬底中形成隔离部件；在半导体衬底上形成第一鳍和第二鳍，其中，第一鳍和第二鳍由所述隔离部件横向分离；并且形成接合在第一鳍和第二鳍上的伸长的接触部件。伸长的接触部件进一步嵌入到隔离部件中，封闭垂直地位于接触部件和隔离部件之间的气隙。本发明的实施例还涉及具有可控气隙的FinFET结构。
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公开(公告)号：CN109427890A
公开(公告)日：2019-03-05
申请号：CN201711162406.X
申请日：2017-11-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L21/768
Abstract: 本揭露的实施例提供一种半导体元件包含基板、绝缘层形成于基板之上；多个鳍状物垂直地形成自基板的表面，这些鳍状物延伸穿过绝缘层且于绝缘层的顶面之上；栅极结构形成于这些鳍状物的一部分之上且于绝缘层的顶面之上；源极/漏极结构配置相邻于栅极结构的相对两侧，源极/漏极结构接触鳍状物；介电层形成于绝缘层之上；第一接触沟槽以第一深度延伸穿过介电层以暴露源极/漏极结构，第一接触沟槽含有导电材料；以及第二接触沟槽以第二深度延伸穿过介电层，第二接触沟槽包含导电材料，且第二深度大于第一深度。
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公开(公告)号：CN109427734A
公开(公告)日：2019-03-05
申请号：CN201711274799.3
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/532 , H01L21/768
Abstract: 本文公开了互连结构和用于形成互连结构的相应的技术。示例性互连结构包括导电部件和设置在导电部件上方的通孔，导电部件包括钴。通孔包括设置在导电部件上方的第一通孔阻挡层、设置在第一通孔阻挡层上方的第二通孔阻挡层以及设置在第二通孔阻挡层上方的通孔块状层。第一通孔阻挡层包括钛，并且第二通孔阻挡层包括钛和氮。通孔块状层可以包括钨和/或钴。覆盖层可以设置在导电部件上方，其中，通孔延伸穿过覆盖层以接触导电部件。在一些实施方式中，覆盖层包括钴和硅。本发明的实施例还涉及制造互连结构的方法。
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Patent Agency Ranking
公开(公告)号：CN108288604B
公开(公告)日：2021-05-07
申请号：CN201711208758.4
申请日：2017-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/535 , H01L21/336
Abstract: 一种方法包括形成晶体管，其中，形成晶体管包括在半导体区上方形成伪栅极堆叠件，以及形成第一层间电介质。伪栅极堆叠件位于第一ILD中，并且第一ILD覆盖半导体区中的源极/漏极区。该方法还包括去除伪栅极堆叠件以在第一ILD中形成沟槽，在沟槽中形成低k栅极间隔件，形成延伸到沟槽中的替换栅极电介质，形成金属层以填充沟槽，以及实施平坦化以去除替换栅极电介质和金属层的多余部分，以分别形成栅极电介质和金属栅极。然后在金属栅极的相对侧上形成源极区和漏极区。本发明实施例涉及接触插塞及其制造方法。
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公开(公告)号：CN106486343B
公开(公告)日：2020-08-14
申请号：CN201610663305.X
申请日：2016-08-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L21/3065
Abstract: 一种图案化衬底的方法包括在衬底上方形成硬掩模层；在硬掩模层上方形成第一材料层；以及在第一材料层中形成沟槽。方法进一步包括使用离子束通过沟槽蚀刻处理硬掩模层。对于蚀刻工艺而言，降低硬掩模层的被处理的部分的蚀刻速率同时对于蚀刻工艺而言硬掩模层的未被处理的部分的蚀刻速率保持大致不变。在处理硬掩模层之后，方法进一步包括使用蚀刻工艺去除第一材料层和去除硬掩模层的未处理的部分，从而在衬底上方形成硬掩模。方法进一步包括使用硬掩模作为蚀刻掩模蚀刻衬底。本发明实施例涉及用于集成电路图案化的方法。
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公开(公告)号：CN107134476A
公开(公告)日：2017-09-05
申请号：CN201611254146.4
申请日：2016-12-30
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L29/66553 , H01L21/28008 , H01L21/31111 , H01L21/823431 , H01L21/823468 , H01L23/535 , H01L29/0847 , H01L29/4238 , H01L29/512 , H01L29/66545 , H01L29/66628 , H01L29/78 , H01L29/0653 , H01L29/785
Abstract: 本揭露内容提供一种半导体装置。半导体装置包含晶体管的第一栅极电极、第一侧壁间隔件、第一绝缘层及第二侧壁间隔件。第一侧壁间隔件沿栅极图案的侧壁配置。第一绝缘层接触第一侧壁间隔件并具有平坦化的顶面。第二侧壁间隔件形成于第一绝缘层的平坦化顶面。第二侧壁间隔件可形成于第一间隔件上方。第二侧壁间隔件的宽度等于或大于第一侧壁间隔件的宽度。
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公开(公告)号：CN108288604A
公开(公告)日：2018-07-17
申请号：CN201711208758.4
申请日：2017-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/535 , H01L21/336
CPC classification number: H01L29/665 , H01L21/31053 , H01L21/31144 , H01L21/76802 , H01L21/7684 , H01L21/7685 , H01L21/76877 , H01L21/76886 , H01L21/76897 , H01L29/0847 , H01L29/45 , H01L29/66545 , H01L29/6656 , H01L29/66795 , H01L29/7851
Abstract: 一种方法包括形成晶体管，其中，形成晶体管包括在半导体区上方形成伪栅极堆叠件，以及形成第一层间电介质。伪栅极堆叠件位于第一ILD中，并且第一ILD覆盖半导体区中的源极/漏极区。该方法还包括去除伪栅极堆叠件以在第一ILD中形成沟槽，在沟槽中形成低k栅极间隔件，形成延伸到沟槽中的替换栅极电介质，形成金属层以填充沟槽，以及实施平坦化以去除替换栅极电介质和金属层的多余部分，以分别形成栅极电介质和金属栅极。然后在金属栅极的相对侧上形成源极区和漏极区。本发明实施例涉及接触插塞及其制造方法。
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公开(公告)号：CN111106159B
公开(公告)日：2023-09-22
申请号：CN201911029740.7
申请日：2019-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L21/336 , H01L29/78
Abstract: 半导体器件包括均位于半导体器件的第一区域中的第一外延层和第二外延层。第一介电鳍位于第一外延层和第二外延层之间。第一介电鳍具有第一介电常数。第三外延层和第四外延层均位于半导体器件的第二区域中。第二介电鳍位于第三外延层和第四外延层之间。第二介电鳍具有小于第一介电常数的第二介电常数。本发明的实施例还涉及制造半导体结构的方法。
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