公开(公告)号：CN107887381A

公开(公告)日：2018-04-06

申请号：CN201710724345.5

申请日：2017-08-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴昀霖 ,  许志玮 ,  郭正诚 ,  林华泰 ,  江嘉评 ,  陈桂顺 ,  龙元祥 ,  蔡晏佐

IPC: H01L27/02

Abstract: 本公开提供一种制造集成电路的方法，包括接收具有在两个第二区域之间的第一区域的集成电路布局，布局包括具有第一部件的第一层与在第一区域中具有第二、第三部件的第二、第三层，第二、第三部件共同形成第一部件的切割图案；以及通过掩模设计工具修改第二、第三部件，产生已修改第二、第三部件，其共同形成用于第一部件的已修改切割图案，第二、第三部件的修改满足至少一个条件：相邻的已修改第二(第三)部件之间的总间距大于相邻的第二(第三)部件之间的总间距，以及已修改第二(第三)部件的总长度小于第二(第三)部件的总长度。

公开(公告)号：CN106486343A

公开(公告)日：2017-03-08

申请号：CN201610663305.X

申请日：2016-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨宗潾 ,  陈华丰 ,  陈桂顺 ,  谢旻谚 ,  李勃学 ,  傅士奇 ,  龙元祥 ,  蔡晏佐

IPC: H01L21/02 ,  H01L21/3065

CPC classification number: H01L21/26586 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/2658 ,  H01L21/266 ,  H01L21/302 ,  H01L21/30608 ,  H01L21/308 ,  H01L21/3081 ,  H01L21/3085 ,  H01L21/3086 ,  H01L21/31 ,  H01L21/31111 ,  H01L21/32134 ,  H01L21/32155 ,  H01L21/3065 ,  H01L21/02

Abstract: 一种图案化衬底的方法包括在衬底上方形成硬掩模层；在硬掩模层上方形成第一材料层；以及在第一材料层中形成沟槽。方法进一步包括使用离子束通过沟槽蚀刻处理硬掩模层。对于蚀刻工艺而言，降低硬掩模层的被处理的部分的蚀刻速率同时对于蚀刻工艺而言硬掩模层的未被处理的部分的蚀刻速率保持大致不变。在处理硬掩模层之后，方法进一步包括使用蚀刻工艺去除第一材料层和去除硬掩模层的未处理的部分，从而在衬底上方形成硬掩模。方法进一步包括使用硬掩模作为蚀刻掩模蚀刻衬底。本发明实施例涉及用于集成电路图案化的方法。

公开(公告)号：CN106486343B

公开(公告)日：2020-08-14

申请号：CN201610663305.X

申请日：2016-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 杨宗潾 ,  陈华丰 ,  陈桂顺 ,  谢旻谚 ,  李勃学 ,  傅士奇 ,  龙元祥 ,  蔡晏佐

IPC: H01L21/02 ,  H01L21/3065

Abstract: 一种图案化衬底的方法包括在衬底上方形成硬掩模层；在硬掩模层上方形成第一材料层；以及在第一材料层中形成沟槽。方法进一步包括使用离子束通过沟槽蚀刻处理硬掩模层。对于蚀刻工艺而言，降低硬掩模层的被处理的部分的蚀刻速率同时对于蚀刻工艺而言硬掩模层的未被处理的部分的蚀刻速率保持大致不变。在处理硬掩模层之后，方法进一步包括使用蚀刻工艺去除第一材料层和去除硬掩模层的未处理的部分，从而在衬底上方形成硬掩模。方法进一步包括使用硬掩模作为蚀刻掩模蚀刻衬底。本发明实施例涉及用于集成电路图案化的方法。