-
公开(公告)号:CN108288604A
公开(公告)日:2018-07-17
申请号:CN201711208758.4
申请日:2017-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/535 , H01L21/336
CPC classification number: H01L29/665 , H01L21/31053 , H01L21/31144 , H01L21/76802 , H01L21/7684 , H01L21/7685 , H01L21/76877 , H01L21/76886 , H01L21/76897 , H01L29/0847 , H01L29/45 , H01L29/66545 , H01L29/6656 , H01L29/66795 , H01L29/7851
Abstract: 一种方法包括形成晶体管,其中,形成晶体管包括在半导体区上方形成伪栅极堆叠件,以及形成第一层间电介质。伪栅极堆叠件位于第一ILD中,并且第一ILD覆盖半导体区中的源极/漏极区。该方法还包括去除伪栅极堆叠件以在第一ILD中形成沟槽,在沟槽中形成低k栅极间隔件,形成延伸到沟槽中的替换栅极电介质,形成金属层以填充沟槽,以及实施平坦化以去除替换栅极电介质和金属层的多余部分,以分别形成栅极电介质和金属栅极。然后在金属栅极的相对侧上形成源极区和漏极区。本发明实施例涉及接触插塞及其制造方法。
-
公开(公告)号:CN108288604B
公开(公告)日:2021-05-07
申请号:CN201711208758.4
申请日:2017-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/535 , H01L21/336
Abstract: 一种方法包括形成晶体管,其中,形成晶体管包括在半导体区上方形成伪栅极堆叠件,以及形成第一层间电介质。伪栅极堆叠件位于第一ILD中,并且第一ILD覆盖半导体区中的源极/漏极区。该方法还包括去除伪栅极堆叠件以在第一ILD中形成沟槽,在沟槽中形成低k栅极间隔件,形成延伸到沟槽中的替换栅极电介质,形成金属层以填充沟槽,以及实施平坦化以去除替换栅极电介质和金属层的多余部分,以分别形成栅极电介质和金属栅极。然后在金属栅极的相对侧上形成源极区和漏极区。本发明实施例涉及接触插塞及其制造方法。
-
公开(公告)号:CN107134476A
公开(公告)日:2017-09-05
申请号:CN201611254146.4
申请日:2016-12-30
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L29/66553 , H01L21/28008 , H01L21/31111 , H01L21/823431 , H01L21/823468 , H01L23/535 , H01L29/0847 , H01L29/4238 , H01L29/512 , H01L29/66545 , H01L29/66628 , H01L29/78 , H01L29/0653 , H01L29/785
Abstract: 本揭露内容提供一种半导体装置。半导体装置包含晶体管的第一栅极电极、第一侧壁间隔件、第一绝缘层及第二侧壁间隔件。第一侧壁间隔件沿栅极图案的侧壁配置。第一绝缘层接触第一侧壁间隔件并具有平坦化的顶面。第二侧壁间隔件形成于第一绝缘层的平坦化顶面。第二侧壁间隔件可形成于第一间隔件上方。第二侧壁间隔件的宽度等于或大于第一侧壁间隔件的宽度。
-
-