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公开(公告)号：CN106486343A
公开(公告)日：2017-03-08
申请号：CN201610663305.X
申请日：2016-08-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L21/3065
CPC classification number: H01L21/26586 , H01L21/0332 , H01L21/0337 , H01L21/2658 , H01L21/266 , H01L21/302 , H01L21/30608 , H01L21/308 , H01L21/3081 , H01L21/3085 , H01L21/3086 , H01L21/31 , H01L21/31111 , H01L21/32134 , H01L21/32155 , H01L21/3065 , H01L21/02
Abstract: 一种图案化衬底的方法包括在衬底上方形成硬掩模层；在硬掩模层上方形成第一材料层；以及在第一材料层中形成沟槽。方法进一步包括使用离子束通过沟槽蚀刻处理硬掩模层。对于蚀刻工艺而言，降低硬掩模层的被处理的部分的蚀刻速率同时对于蚀刻工艺而言硬掩模层的未被处理的部分的蚀刻速率保持大致不变。在处理硬掩模层之后，方法进一步包括使用蚀刻工艺去除第一材料层和去除硬掩模层的未处理的部分，从而在衬底上方形成硬掩模。方法进一步包括使用硬掩模作为蚀刻掩模蚀刻衬底。本发明实施例涉及用于集成电路图案化的方法。
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公开(公告)号：CN106486343B
公开(公告)日：2020-08-14
申请号：CN201610663305.X
申请日：2016-08-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L21/3065
Abstract: 一种图案化衬底的方法包括在衬底上方形成硬掩模层；在硬掩模层上方形成第一材料层；以及在第一材料层中形成沟槽。方法进一步包括使用离子束通过沟槽蚀刻处理硬掩模层。对于蚀刻工艺而言，降低硬掩模层的被处理的部分的蚀刻速率同时对于蚀刻工艺而言硬掩模层的未被处理的部分的蚀刻速率保持大致不变。在处理硬掩模层之后，方法进一步包括使用蚀刻工艺去除第一材料层和去除硬掩模层的未处理的部分，从而在衬底上方形成硬掩模。方法进一步包括使用硬掩模作为蚀刻掩模蚀刻衬底。本发明实施例涉及用于集成电路图案化的方法。
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公开(公告)号：CN107993947B
公开(公告)日：2021-08-24
申请号：CN201710710938.6
申请日：2017-08-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/66
Abstract: 本发明的实施例提供了一种方法，包括接收具有第一层和位于第一层上方第二层的器件，该第一层具有第一重叠标记。该方法还包括在第二层上方形成第一光刻胶图案，第一光刻胶图案具有第二重叠标记。该方法还包括使用第一光刻胶图案中的第二重叠标记和第一重叠标记实施第一重叠测量；以及实施一个或多个第一制造工艺，由此将第二重叠标记转印至第二层中并且去除第一光刻胶图案。该方法还包括实施包括在第二层上方形成第三层的一个或多个第二制造工艺。在实施一个或多个第二制造工艺之后，该方法包括使用第二层中的第二重叠标记和第一重叠标记来实施第二重叠测量。
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公开(公告)号：CN107993947A
公开(公告)日：2018-05-04
申请号：CN201710710938.6
申请日：2017-08-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/66
CPC classification number: H01L22/20 , G03F7/70633 , H01L22/12 , H01L23/544 , H01L2223/54426 , H01L2223/54453 , H01L22/26
Abstract: 本发明的实施例提供了一种方法，包括接收具有第一层和位于第一层上方第二层的器件，该第一层具有第一重叠标记。该方法还包括在第二层上方形成第一光刻胶图案，第一光刻胶图案具有第二重叠标记。该方法还包括使用第一光刻胶图案中的第二重叠标记和第一重叠标记实施第一重叠测量；以及实施一个或多个第一制造工艺，由此将第二重叠标记转印至第二层中并且去除第一光刻胶图案。该方法还包括实施包括在第二层上方形成第三层的一个或多个第二制造工艺。在实施一个或多个第二制造工艺之后，该方法包括使用第二层中的第二重叠标记和第一重叠标记来实施第二重叠测量。
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