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公开(公告)号：CN113380291A
公开(公告)日：2021-09-10
申请号：CN202110588915.9
申请日：2021-05-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例公开了一种存储单元，包括写位线、写入晶体管和读取晶体管。写入晶体管连接在写位线和第一节点之间。读取晶体管通过第一节点连接至写入晶体管。读取晶体管包括铁电层。写入晶体管被配置为通过调整读取晶体管的极化状态的写位线信号来设置存储单元的存储数据值。极化状态对应于所存储的数据值。本发明的实施例还公开了一种操作存储单元的方法。
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公开(公告)号：CN105810738B
公开(公告)日：2020-04-10
申请号：CN201610023757.1
申请日：2016-01-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L21/8238 , H01L29/165
Abstract: 用于制造半导体器件的方法包括在衬底上方形成鳍结构。形成隔离绝缘层，使得鳍结构的上部突出于隔离绝缘层。在部分鳍结构上方形成栅极结构。在鳍结构的两侧处的隔离绝缘层中形成凹槽。在未由栅极结构覆盖的部分鳍结构中形成凹槽。鳍结构中的凹槽和隔离绝缘层中的凹槽形成为使得从隔离绝缘层的最上表面测量的鳍结构中的凹槽的深度D1和隔离绝缘层中的凹槽的深度D2满足0≤D1≤D2(但是D1和D2不同时为0)。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN106328711A
公开(公告)日：2017-01-11
申请号：CN201610511247.9
申请日：2016-07-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 提供了一种FinFET器件结构及其形成方法。FinFET器件结构包括：鳍结构，形成在衬底的上方；以及栅极结构，横越在鳍结构上方。栅极结构包括栅电极层，栅电极层包括位于鳍结构之上的上部和位于鳍结构下方的下部，在上部和下部之间形成虚拟界面，并且下部具有从虚拟界面至下部的底面逐渐减小的减小的宽度。本发明实施例涉及鳍式场效应晶体管(FinFET)器件结构及其形成方法。
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公开(公告)号：CN113497044B
公开(公告)日：2024-04-09
申请号：CN202110690774.1
申请日：2021-06-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 铁电隧道结(FTJ)存储器器件包括：位于衬底上方的底部电极；位于底部电极上面的顶部电极；以及位于底部电极和顶部电极之间的铁电隧道结存储器元件。该铁电隧道结存储器元件包括至少一个铁电材料层和至少一个隧穿介电层。本发明的实施例还涉及铁电隧道结存储器器件的制造方法。
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公开(公告)号：CN117062444A
公开(公告)日：2023-11-14
申请号：CN202310472485.3
申请日：2023-04-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B51/30
Abstract: 本公开涉及铁电存储器件及其形成方法。一种器件包括：存储层，在衬底之上；第一源极/漏极结构和第二源极/漏极结构，在存储层上，其中第一源极/漏极结构和第二源漏结构各自包括第一源极/漏极层，在存储层上；第二源极/漏极层，在第一源极/漏极层上，其中第二源极/漏极层与第一源极/漏极层不同；以及金属层，在第二源极/漏极层上；以及沟道区域，在存储层上从第一源极/漏极结构的第一源极/漏极层延伸到第二源极/漏极结构的第一源极/漏极层。
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Patent Agency Ranking
公开(公告)号：CN113394232B
公开(公告)日：2023-09-29
申请号：CN202110126850.6
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 形成存储器件的方法，包括：在衬底上方依次形成第一层堆叠件和第二层堆叠件，第一层堆叠件和第二层堆叠件具有相同的层状结构，层状结构包括介电材料，介电材料上方的沟道材料，以及沟道材料上方的源极/漏极材料；形成贯穿第一层堆叠件和第二层堆叠件的开口；通过用第一介电材料替换由开口所暴露的源极/漏极材料的部分，形成内部间隔件；用铁电材料做开口的侧壁的衬里；通过用导电材料填充开口以形成栅电极；形成穿过第一层堆叠件和第二层堆叠件的凹槽，凹槽从第二层堆叠件的侧壁朝向栅电极延伸；以及用第二介电材料填充凹槽。根据本申请的实施例，还提供了存储器件。
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公开(公告)号：CN114597250A
公开(公告)日：2022-06-07
申请号：CN202210020735.5
申请日：2022-01-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 提供半导体装置结构及其形成方法。半导体装置结构包括基板。半导体装置结构包括第一纳米结构，位于基板上。半导体装置结构包括栅极堆叠，位于基板上且围绕第一纳米结构。半导体装置结构包括第一源极/漏极层，围绕第一纳米结构且邻近栅极堆叠。半导体装置结构包括接触结构，围绕第一源极/漏极层，其中接触结构的第一部分位于第一源极/漏极层与基板之间。
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公开(公告)号：CN109216456B
公开(公告)日：2022-04-19
申请号：CN201711270350.X
申请日：2017-12-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 提供了制造工艺和器件，其中，在衬底内形成第一开口。使用第二蚀刻工艺将第一开口重塑为第二开口。利用自由基蚀刻实施第二蚀刻工艺，其中，自由基蚀刻利用中性离子。因此，减小衬底的推动。本发明的实施例还涉及半导体器件及其制造方法。
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公开(公告)号：CN113517303A
公开(公告)日：2021-10-19
申请号：CN202110279851.4
申请日：2021-03-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11597
Abstract: 公开了包括伪导电线的3D存储器阵列及其形成方法。在实施例中，一种存储器阵列包括在半导体衬底上方的铁电(FE)材料，该FE材料包括与字线接触的竖直侧壁；在FE材料上的氧化物半导体(OS)层，该OS层接触源极线和位线，该FE材料在OS层与字线之间；晶体管，包括FE材料的一部分、字线的一部分、OS层的一部分、源极线的一部分以及位线的一部分；以及晶体管与半导体衬底之间的第一伪字线，该FE材料还包括与第一伪字线接触的第一锥形侧壁。本发明的实施例还涉及存储器阵列及其制造方法。
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公开(公告)号：CN113497044A
公开(公告)日：2021-10-12
申请号：CN202110690774.1
申请日：2021-06-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11507 , H01L27/11509
Abstract: 铁电隧道结(FTJ)存储器器件包括：位于衬底上方的底部电极；位于底部电极上面的顶部电极；以及位于底部电极和顶部电极之间的铁电隧道结存储器元件。该铁电隧道结存储器元件包括至少一个铁电材料层和至少一个隧穿介电层。本发明的实施例还涉及铁电隧道结存储器器件的制造方法。
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