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公开(公告)号：CN113540117B
公开(公告)日：2024-10-18
申请号：CN202110478030.3
申请日：2021-04-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 公开了用于3D存储器阵列的布线布置及其形成方法。在实施例中，半导体器件包括：存储器阵列，包括接触第一字线和第二字线的栅极介电层；以及氧化物半导体(OS)层，接触源极线和位线，栅极介电层设置在OS层和第一字线以及第二字线的每个之间；互连结构，位于存储器阵列上方，第二字线和互连结构之间的距离小于第一字线和互连结构之间的距离；以及集成电路管芯，接合至与存储器阵列相对的互连结构，集成电路管芯通过电介质至电介质接合和金属至金属接合而接合至互连结构。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN113380827B
公开(公告)日：2023-12-19
申请号：CN202110255533.4
申请日：2021-03-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种用于形成存储器件的方法，包括：在衬底上方依次形成第一层堆叠件和第二层堆叠件，其中第一层堆叠件和第二层堆叠件中的每个包括在衬底上方依次形成的介电层、沟道层和源极/漏极层；形成延伸穿过第一层堆叠件和第二层堆叠件的开口，其中，开口包括在第一层堆叠件和第二层堆叠件的边界内的第一开口，以及从第二层堆叠件的侧壁向第一开口延伸的第二开口；通过用介电材料取代由开口暴露的源极/漏极层的部分来形成内间隔层；用铁电材料加衬开口的侧壁；以及通过用导电材料填充开口，在第一开口中形成第一栅电极并在第二开口中形成伪栅电极。本发明的实施例还涉及一种存储器件。
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公开(公告)号：CN113517299B
公开(公告)日：2023-07-04
申请号：CN202110039606.6
申请日：2021-01-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种形成铁电随机存取存储器(FeRAM)器件的方法，包括：依次在衬底上形成第一层堆叠和第二层堆叠，其中，第一层堆叠和所述第二层堆叠具有相同的层状结构，层状结构包括在第一介电材料层上方的第一导电材料层，其中，第一层堆叠延伸超过第二层堆叠的横向范围；形成延伸穿过该第一层堆叠和第二层堆叠的沟槽；用铁电材料加衬该沟槽的侧壁和底部；在铁电材料的上方的沟槽中共形地形成沟道材料；用第二介电材料填充该沟槽；在第二介电材料中形成第一开口和第二开口；以及用第二导电材料填充第一开口和第二开口。本发明的实施例还涉及铁电随机存取存储器器件。
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公开(公告)号：CN113517304A
公开(公告)日：2021-10-19
申请号：CN202110303314.9
申请日：2021-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11597
Abstract: 提供了一种存储器件及其形成方法。该存储器件包括位于衬底上的第一层和位于第一层上的第二层。第一层包括第一层堆叠件；穿过第一层堆叠件的第一栅电极；第一层堆叠件和第一栅电极之间的第一沟道层；以及第一沟道层和第一栅电极之间的第一铁电层。第二层包括第二层堆叠件；穿过第二层堆叠件的第二栅电极；第二层堆叠件和第二栅电极之间的第二沟道层；以及第二沟道层和第二栅电极之间的第二铁电层。
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公开(公告)号：CN113488482A
公开(公告)日：2021-10-08
申请号：CN202011635006.8
申请日：2020-12-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11585 , H01L27/1159 , H01L27/11595
Abstract: 公开了用于3D存储器阵列的布线布置及其形成方法。在实施例中，一种存储器阵列包括：接触第一字线的铁电(FE)材料；接触源极线和位线的氧化物半导体(OS)层，该FE材料布置在OS层与第一字线之间；接触FE材料的介电材料，该FE材料在介电材料与第一字线之间；在第一字线上方的金属间电介质(IMD)；穿过IMD延伸到第一字线的第一接触件，该第一接触件电耦合到第一字线；延伸穿过介电材料和FE材料的第二接触件；以及将第一接触件电耦合到第二接触件的第一导电线。本发明的实施例还涉及存储器阵列及其形成方法。
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Patent Agency Ranking
公开(公告)号：CN113410254A
公开(公告)日：2021-09-17
申请号：CN202110452193.4
申请日：2021-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 本发明的各种实施例涉及一种存储器器件，包含字线、存储单元、源极线以及位线。存储单元嵌入于字线中且穿透字线。源极线和位线电连接存储单元。本发明的实施例还提供一种制造存储器器件的方法。
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公开(公告)号：CN113394232A
公开(公告)日：2021-09-14
申请号：CN202110126850.6
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11597
Abstract: 形成存储器件的方法，包括：在衬底上方依次形成第一层堆叠件和第二层堆叠件，第一层堆叠件和第二层堆叠件具有相同的层状结构，层状结构包括介电材料，介电材料上方的沟道材料，以及沟道材料上方的源极/漏极材料；形成贯穿第一层堆叠件和第二层堆叠件的开口；通过用第一介电材料替换由开口所暴露的源极/漏极材料的部分，形成内部间隔件；用铁电材料做开口的侧壁的衬里；通过用导电材料填充开口以形成栅电极；形成穿过第一层堆叠件和第二层堆叠件的凹槽，凹槽从第二层堆叠件的侧壁朝向栅电极延伸；以及用第二介电材料填充凹槽。根据本申请的实施例，还提供了存储器件。
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公开(公告)号：CN113380288A
公开(公告)日：2021-09-10
申请号：CN202110243774.7
申请日：2021-03-05
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/22
Abstract: 存储电路包括存储器阵列和控制电路。存储器阵列的第一列包括选择线、第一位线和第二位线、耦合到阵列该选择线和该第一位线的存储器单元的第一子集，以及耦合到该选择线和该第二位线的存储器单元的第二子集。控制电路被配置为同时激活选择线和第一位线中的每个，并且在同时激活选择线和第一位线的时段内，激活第一多个字线，第一多个字线的每个字线耦合到存储器单元的第一子集的存储器单元。本发明的实施例还涉及将数据写入存储器阵列的方法。
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公开(公告)号：CN120015738A
公开(公告)日：2025-05-16
申请号：CN202510078017.7
申请日：2025-01-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/768 , H10B12/00
Abstract: 在实施例中，半导体器件可以包括中介层。半导体器件也可以包括直接接合至中介层的多个小芯片。器件可以进一步包括直接接合至与多个小芯片相邻的中介层的多个中介层管芯，多个中介层管芯具有衬底通孔。器件可以额外包括位于多个中介层管芯中的至少一个上方并且接合至多个中介层管芯中的至少一个的存储器封装件。本申请的实施例涉及半导体器件及其形成方法。
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公开(公告)号：CN113380806B
公开(公告)日：2025-03-25
申请号：CN202110408842.0
申请日：2021-04-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B53/30
Abstract: 提供了包括半导体衬底、互连结构和存储器单元阵列的半导体芯片。半导体衬底包括逻辑电路。互连结构设置在半导体衬底上并且电连接至逻辑电路，并且互连结构包括堆叠的层间介电层和嵌入在堆叠的层间介电层中的互连布线。存储器单元阵列嵌入在堆叠的层间介电层中。存储器单元阵列包括驱动晶体管和存储器器件，并且存储器器件通过互连布线电连接至驱动晶体管。
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