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公开(公告)号：CN113707657B
公开(公告)日：2024-09-06
申请号：CN202110996149.X
申请日：2016-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234 , H01L21/768
Abstract: 一种半导体结构，包括：衬底、至少一个第一栅极结构、至少一个第一间隔件、至少一个源漏结构、至少一个导体以及至少一个保护层。第一栅极结构位于衬底上。第一间隔件位于第一栅极结构的至少一个侧壁上。源漏结构邻近于第一间隔件。导体电连接至源漏结构。保护层位于导体和第一间隔件之间并且保护层位于第一栅极结构的顶面上。本发明还提供了制造半导体结构的方法。
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公开(公告)号：CN115458601A
公开(公告)日：2022-12-09
申请号：CN202211131767.9
申请日：2017-06-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 本发明的实施例公开了一种用于制造半导体器件(例如，鳍式场效应晶体管)的代表性方法，该方法包括以下步骤：形成具有第一横向宽度的栅极结构，并且在栅极结构上方形成第一通孔开口。第一通孔开口具有暴露栅极结构的最上表面的最下部。第一通孔开口的最下部具有第二横向宽度。第二横向宽度与第一横向宽度的比率小于约1.1。邻近栅极结构横向设置源极/漏极(S/D)区。接触部件设置在S/D区上方。第二通孔开口延伸至并暴露接触部件的最上表面。第二通孔开口的最下部设置在栅极结构的最顶部之上。本发明的实施例还公开了一种半导体器件。
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公开(公告)号：CN107170824B
公开(公告)日：2022-08-30
申请号：CN201611215720.5
申请日：2016-12-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体装置，包括衬底、绝缘体、栅极介电层、第一栅极结构及第二栅极结构。所述衬底包括沟槽、第一半导体鳍及第二半导体鳍。所述第一栅极结构配置于所述栅极介电层上并局部地覆盖所述第一半导体鳍。所述第一栅极结构包括第一金属栅极及覆盖所述第一金属栅极的第一介电顶盖。所述第二栅极结构配置于所述栅极介电层上并局部地覆盖所述第二半导体鳍。所述第二栅极结构包括第二金属栅极及覆盖所述第二金属栅极的第二介电顶盖。所述第一金属栅极的功函数小于所述第二金属栅极的功函数，且所述第一介电顶盖的厚度小于所述第二介电顶盖的厚度。
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公开(公告)号：CN113178449A
公开(公告)日：2021-07-27
申请号：CN202110344021.5
申请日：2016-08-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/033 , H01L21/311 , H01L21/3213 , H01L21/8234 , H01L21/8238 , H01L21/336 , H01L21/3215
Abstract: 在用于制造半导体器件的方法中，依次在衬底上形成伪栅极层和硬掩模层。第一掺杂部分形成在伪栅极层中，并且具有相对于伪栅极层的其它部分的蚀刻选择性。在部分硬掩模层上形成蚀刻掩模。蚀刻硬掩模层和伪栅极层以将伪栅极层的第一掺杂部分和其它部分图案化成第一伪栅极和第二伪栅极。第一伪栅极和第二伪栅极具有不同的宽度。形成介电层以外围包围每个第一伪栅极和每个第二伪栅极。用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极。本发明的实施例还涉及用于双重图案化工艺的临界尺寸控制。
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公开(公告)号：CN113140625A
公开(公告)日：2021-07-20
申请号：CN202110437210.7
申请日：2017-01-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/78 , H01L21/28 , H01L21/336
Abstract: 一种形成半导体装置的方法，包括接收装置，装置具有基板及环绕栅极沟槽的第一介电层。方法更包括在栅极沟槽中沉积栅极介电层及栅极功函数(work function，WF)层，及在由栅极功函数层环绕的空间中形成硬遮罩(hardmask，HM)层。方法更包括使栅极功函数层凹陷以使得栅极沟槽中的栅极功函数层的顶表面在第一介电层的顶表面下方。在使栅极功函数层凹陷之后，方法更包括移除栅极沟槽中的硬遮罩层。在移除硬遮罩层之后，方法更包括在栅极沟槽中沉积金属层。
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公开(公告)号：CN106898610B
公开(公告)日：2020-08-14
申请号：CN201611051123.3
申请日：2016-11-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本发明的实施例提供了一种半导体器件，包括衬底、核心器件和输入/输出(I/O)器件。核心器件设置在衬底上。核心器件包括具有底面和至少一个侧壁的第一栅电极。第一栅电极的底面和第一栅电极的侧壁相交以形成第一内角。I/O器件设置在衬底上。I/O器件包括具有底面和至少一个侧壁的第二栅电极。第二栅电极的底面和第二栅电极的侧壁相交以形成大于第一栅电极的第一内角的第二内角。本发明还提供了另一种半导体器件以及制造半导体器件的方法。
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公开(公告)号：CN107026147B
公开(公告)日：2020-07-10
申请号：CN201611140528.4
申请日：2016-12-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 本发明的实施例提供了一种半导体结构，包括衬底、至少一个第一栅极结构、至少一个源极漏极结构、至少一个底部导体、以及第一介电层。第一栅极结构存在于衬底上。源极漏极结构存在于衬底上。底部导体电连接至源极漏极结构。底部导体具有上部部分和介于上部部分与源极漏极结构之间的下部部分，并且间隙至少存在于底部导体的上部部分与第一栅极结构之间。第一介电层至少存在于底部导体的下部部分与第一栅极结构之间。本发明的实施例还提供了一种用于制造半导体结构的方法。
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公开(公告)号：CN106992153B
公开(公告)日：2020-06-30
申请号：CN201610622347.9
申请日：2016-08-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明揭露一种集成电路及其制造方法。集成电路包含基板、至少一n型半导体元件，以及至少一p型半导体元件。n型半导体元件位于基板上。n型半导体元件包含栅极结构，栅极结构具有底表面及至少一侧壁。n型半导体元件的栅极结构的底表面与n型半导体元件的栅极结构的侧壁交会以形成一内角。p型半导体元件位于基板上。p型半导体元件包含栅极结构，栅极结构具有底表面及至少一侧壁。p型半导体元件的栅极结构的底表面与p型半导体元件的栅极结构的侧壁交会以形成一内角，此内角小于n型半导体元件的栅极结构的内角。
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公开(公告)号：CN107039430B
公开(公告)日：2020-06-19
申请号：CN201611066772.0
申请日：2016-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234 , H01L21/768
Abstract: 本发明的实施例提供了半导体结构及其制造方法。半导体结构包括衬底、第一栅极结构、第一间隔件、源漏结构、第一介电层、导体和保护层。第一栅极结构存在于衬底上。第一间隔件存在于第一栅极结构的侧壁上。源漏结构邻近于第一间隔件。第一介电层存在于第一栅极结构上并且其中具有开口，其中，源漏结构通过开口暴露。导体电连接至源漏结构，其中，导体具有位于第一介电层的开口中的上部和位于上部与源漏结构之间的下部。保护层存在于下部与第一间隔件之间以及上部与源漏结构之间。
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公开(公告)号：CN107689355B
公开(公告)日：2020-06-12
申请号：CN201710402652.1
申请日：2017-06-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/482 , H01L21/50 , H01L21/60
Abstract: 一种用于制造半导体器件(例如，鳍式场效应晶体管)的代表性方法包括以下步骤：在衬底上方沉积第一绝缘材料，并且在第一绝缘材料中形成第一导电接触件。第一导电接触件具有突出的最上表面，具有沿着第一导电接触件的中心部分的第一高度和沿着第一导电接触件的侧壁的垂直矢量投影的第二高度。第一高度大于第二高度。在第一绝缘材料上方设置第二绝缘材料，并且在第二绝缘材料中形成第二导电接触件。在第一导电接触件上方设置第二导电接触件并且至少部分地位于第一导电接触件内。第二导电接触件的最下表面和第一导电接触件的突出的最上表面之间的距离小于约1.0nm。本发明实施例涉及半导体器件和方法。
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