公开(公告)号：CN115377004A

公开(公告)日：2022-11-22

申请号：CN202210729706.6

申请日：2022-06-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄铭扬 ,  张永丰 ,  谢东衡 ,  杨宝如

IPC: H01L21/8234 ,  H01L27/088

Abstract: 本公开提供一种半导体结构的形成方法。根据本公开的方法，包括：提供一工作部件，包括多个有源区(其包括通道区及源极/漏极区)以及在通道区与多个有源区相交的多个虚置栅极堆叠。虚置栅极堆叠包括一装置部及一端部。上述方法还包括：沉积一栅极间隔件于工作部件上；异向性蚀刻工作部件，以凹陷源极/漏极区，并由栅极间隔件层形成一栅极间隔件；形成一图案化的光刻胶层于工作部件上，以露出装置部及凹陷的源极/漏极区，同时覆盖端部；以及在形成图案化的光刻胶层之后，外延形成一源极/漏极特征部件于凹陷的源极/漏极区上。

公开(公告)号：CN112582346A

公开(公告)日：2021-03-30

申请号：CN202011055733.7

申请日：2020-09-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 管晧 ,  谢东衡 ,  王胜雄 ,  杨宝如 ,  薛婉容 ,  伍邦齐

IPC: H01L21/8238 ,  H01L27/092 ,  H01L27/02

Abstract: 一种用于制造集成电路的方法包括接收定义半导体结构的IC设计布局，半导体结构具有在第一方向上纵向延伸的通孔轨，并且通孔轨接触在垂直于第一方向的第二方向上纵向延伸的源极接点。方法还包括使用IC设计布局上的图案识别来识别通孔轨、源极接点、与源极接点相距一定距离的漏极接点、以及夹设在源极接点和漏极接点之间的栅极结构。方法还包括确定要加入至IC设计布局中的突出通孔的位置、长度以及宽度。方法还包括在所确定的位置将具有所确定的长度和宽度的突出通孔加入至IC设计布局，以提供修改后的IC设计布局。

公开(公告)号：CN107039348B

公开(公告)日：2020-03-31

申请号：CN201611042602.9

申请日：2016-11-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄意君 ,  谢东衡 ,  杨宝如

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本发明的实施例提供了一种半导体器件，包括：鳍结构、第一和第二栅极结构、源极/漏极区、源极/漏极接触层和分离层。鳍结构从在衬底上方设置的隔离绝缘层突出且在第一方向上延伸。第一和第二栅极结构形成在鳍结构上方且在与第一方向相交的第二方向上延伸。源极/漏极区设置在第一栅极结构和第二栅极结构之间。在鳍结构、第一和第二栅极结构和第一源极/漏极区上方设置层间绝缘层。在第一源极/漏极区上设置第一源极/漏极接触层。邻近第一源极/漏极接触层设置分离层。第一栅极结构和第二栅极结构的端部以及第一源极/漏极接触层的端部与分离层的同一面接触。本发明的实施例还提供了一种制造半导体器件的方法。

公开(公告)号：CN109427577A

公开(公告)日：2019-03-05

申请号：CN201711278072.2

申请日：2017-12-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 廖显煌 ,  谢东衡 ,  杨宝如 ,  张永丰

IPC: H01L21/308 ,  H01L21/033 ,  H01L21/8234

Abstract: 本文公开了具有线端延伸部的集成电路布局的各种示例。在一个示例中，一种方法包括接收集成电路布局，该集成电路布局包括：在第一方向上平行延伸的第一组形状和第二组形状，其中，第一组形状的间距不同于第二组形状的间距。横向构件形状被插入到集成电路布局中，其在垂直于第一方向的第二方向上延伸，并且一组线端延伸部被插入到集成电路布局中，其从第一组形状和第二组形状中的每个形状延伸至横向构件形状。提供包括第一组形状、第二组形状、横向构件形状、和一组线端延伸部的集成电路布局用于制造集成电路。本申请的实施例还提供了形成集成电路的方法。

公开(公告)号：CN107017164A

公开(公告)日：2017-08-04

申请号：CN201611018351.0

申请日：2016-11-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄意君 ,  谢东衡 ,  杨宝如

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/417 ,  H01L29/78

Abstract: 本公开实施例提供一种半导体装置及其制造方法，该半导体装置包括鳍结构、第一栅极结构、第二栅极结构、源极/漏极区、源极/漏极接触、分隔物和接触源极/漏极接触的介层孔插塞和接触介层孔插塞的导线。鳍结构突出于隔绝绝缘层且以第一方向延伸。第一栅极结构和第二栅极结构，形成于鳍结构上方且以交叉于第一方向的第二方向延伸。源/漏极区设置于第一栅极结构和第二栅极结构之间。层间绝缘层设置于鳍结构、第一栅极结构、第二栅极结构和源/漏极区上方。源极/漏极接触层，设置于源/漏极区上。分隔物设置相邻于源极/漏极接触。第一栅极结构的末端、第二栅极结构的末端和源极/漏极接触的末端接触分隔物的相同面。

公开(公告)号：CN102790049B

公开(公告)日：2015-10-07

申请号：CN201110307144.8

申请日：2011-10-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  朱鸣 ,  张立伟 ,  杨宝如

IPC: H01L27/02 ,  H01L27/06 ,  H01L21/82

CPC classification number: H01L28/20 ,  H01L27/0629 ,  H01L27/0802

Abstract: 本发明的一个实施例包括一种形成集成电路的方法。提供了具有有源区域和无源区域的衬底。在无源区域中形成多个沟槽。每个沟槽的长度和宽度的均方根小于5μm。在衬底上方沉积隔离材料，从而填充多个沟槽。将隔离材料平坦化，从而形成多个隔离结构。分别在有源区域中的衬底上和多个隔离结构上形成多个硅栅极叠层和至少一个硅电阻器叠层。本发明还提供了具有硅电阻器的集成电路及其形成方法。

公开(公告)号：CN102891145B

公开(公告)日：2015-04-08

申请号：CN201110363633.5

申请日：2011-11-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 朱鸣 ,  杨宝如 ,  庄学理

IPC: H01L27/092 ,  H01L29/49 ,  H01L21/8238

CPC classification number: H01L21/823814 ,  H01L21/3212 ,  H01L21/82385 ,  H01L21/823864 ,  H01L21/823878 ,  H01L27/0922 ,  H01L27/0928 ,  H01L29/0642

Abstract: CMOS半导体器件的金属栅极结构及其形成方法。本发明涉及集成电路制造，并且更具体地来说，涉及金属栅极结构。一种CMOS半导体器件的示例性结构包括衬底、N-金属栅电极以及P-金属栅电极。该衬底包括包围着P-有源区域和N-有源区域的隔离区域。该N-金属的栅电极包括位于N-有源区域上方的第一金属成分。该P-金属栅电极包括位于P-有源区域上方的体部分以及位于隔离区域上方的端盖部分。该端盖部分包含第一金属成分，而该体部分含括与第一金属成分不同的第二金属成分。本发明还提供了一种CMOS半导体器件的金属栅极结构及其形成方法。

公开(公告)号：CN103915437A

公开(公告)日：2014-07-09

申请号：CN201310331501.3

申请日：2013-08-01

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  陈柏年 ,  杨宝如

IPC: H01L27/088 ,  H01L29/423 ,  H01L21/8234

CPC classification number: H01L21/823462 ,  H01L21/823437 ,  H01L21/82385 ,  H01L21/823857 ,  H01L27/092

Abstract: 本发明公开了一种半导体结构以及形成该结构的方法。根据一个实施例，一种结构包括分别位于衬底的三个区内的三种器件。第一器件包括第一栅叠层，并且第一栅叠层包括第一介电层。第二器件包括第二栅叠层，并且第二栅叠层包括第二介电层。第三器件包括第三栅叠层，并且第三器件包括第三介电层。第三介电层的厚度小于第二介电层的厚度，并且第二介电层的厚度小于第一介电层的厚度。第三栅叠层的栅极长度在量上与第一栅叠层的栅极长度和第二栅叠层的栅极长度不同。

公开(公告)号：CN103378099A

公开(公告)日：2013-10-30

申请号：CN201210383289.0

申请日：2012-10-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴伟成 ,  陈柏年 ,  黄仁安 ,  杨宝如 ,  庄学理

IPC: H01L27/105 ,  H01L21/8238 ,  H01L29/51

CPC classification number: H01L21/823462 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/0629 ,  H01L29/4925 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: 本发明描述了一种在衬底的不同区域上具有五个栅极堆叠件的半导体器件及其制造方法。该器件包括半导体衬底和用于隔离衬底上的不同区域的隔离部件。不同区域包括p型场效应晶体管(pFET)核心区、输入/输出pFET(pFET IO)区、n型场效应晶体管(nFET)核心区、输入/输出nFET(nFETIO)区和高电阻器区。本发明提供了用于高k和金属栅极堆叠件的器件和方法。

公开(公告)号：CN103311185A

公开(公告)日：2013-09-18

申请号：CN201310005524.5

申请日：2013-01-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄仁安 ,  陈柏年 ,  钟升镇 ,  杨宝如 ,  庄学理

IPC: H01L21/8238 ,  H01L21/28 ,  H01L27/092 ,  H01L29/423

CPC classification number: H01L21/823842 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/823857 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7848

Abstract: 公开了制造具有混合HK/金属栅极堆叠件的半导体器件的方法。该方法包括提供半导体衬底，该半导体衬底具有位于PFET和NFET区域之间的多个隔离部件，和在半导体衬底上形成栅极堆叠件。在PFET区域中，栅极堆叠件形成为HK/金属栅极。在NFET区域中，栅极堆叠件形成为多晶硅栅极。通过利用另一个多晶硅栅极将高电阻器形成在半导体衬底上。