公开(公告)号：CN102637685B

公开(公告)日：2015-02-18

申请号：CN201210020308.3

申请日：2012-01-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  杨宝如 ,  朱鸣 ,  林慧雯 ,  张立伟

IPC: H01L27/092 ,  H01L29/423 ,  H01L21/8238

CPC classification number: H01L21/823842 ,  H01L21/823871

Abstract: 本发明关于集成电路制造，更具体地说是关于金属栅极结构。CMOS半导体器件的示例性结构包括衬底，该衬底包括P-有源区域，N-有源区域，和插入所述P-有源区域和所述N-有源区域之间的隔离区域；在P-有源区域上方的P-金属栅电极，P-金属栅电极延伸到隔离区域的上方；和在N-有源区域上方具有第一宽度的N-金属栅电极，N-金属栅电极延伸到隔离区域的上方并且在隔离区域中具有与P-金属栅电极电接触的接触段，其中接触段具有比第一宽度大的第二宽度。

公开(公告)号：CN102347330B

公开(公告)日：2013-07-10

申请号：CN201110038174.3

申请日：2011-02-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张立伟 ,  朱鸣 ,  林慧雯 ,  杨宝如 ,  庄学理

IPC: H01L27/092 ,  H01L21/8238 ,  H01L21/31

CPC classification number: H01L29/401 ,  H01L21/823425 ,  H01L21/823468 ,  H01L21/823814 ,  H01L21/823864 ,  H01L27/088

Abstract: 本发明公开了一种半导体元件及其制造方法，该半导体元件，包括：一基板，具有一第一有源区与一第二有源区；具有第一栅间距的多个第一栅电极，位于该第一有源区之上，其中每一第一栅电极具有一第一宽度；多个第一间隔物，邻近所述多个第一栅电极，其中每一第一间隔物具有一第三宽度；具有与所述多个第一栅电极的相同栅间距的多个第二栅电极，位于该第二有源区之上，其中每一第二栅电极具有大于该第一宽度的一第二宽度；以及多个第二间隔物，邻近所述多个第二栅电极，其中每一第二间隔物具有少于该第三宽度的一第四宽度。本发明的实施例可形成无孔洞的层间介电层，进而改善了元件表现。

公开(公告)号：CN102790049A

公开(公告)日：2012-11-21

申请号：CN201110307144.8

申请日：2011-10-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  朱鸣 ,  张立伟 ,  杨宝如

IPC: H01L27/02 ,  H01L27/06 ,  H01L21/82

CPC classification number: H01L28/20 ,  H01L27/0629 ,  H01L27/0802

Abstract: 本发明的一个实施例包括一种形成集成电路的方法。提供了具有有源区域和无源区域的衬底。在无源区域中形成多个沟槽。每个沟槽的长度和宽度的均方根小于5μm。在衬底上方沉积隔离材料，从而填充多个沟槽。将隔离材料平坦化，从而形成多个隔离结构。分别在有源区域中的衬底上和多个隔离结构上形成多个硅栅极叠层和至少一个硅电阻器叠层。本发明还提供了具有硅电阻器的集成电路及其形成方法。

公开(公告)号：CN102163550A

公开(公告)日：2011-08-24

申请号：CN201010224815.X

申请日：2010-07-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周汉源 ,  朱鸣 ,  张立伟 ,  庄学理

IPC: H01L21/3065

CPC classification number: H01L21/3081 ,  H01L21/76232

Abstract: 本发明涉及集成电路的制造方法，尤其涉及半导体元件的制造方法。制造半导体元件的示范方法包括提供一基底；形成垫氧化层于基底前侧和后侧的上方；形成硬式掩模层于基底的前侧和后侧的垫氧化层上方；及薄化基底前侧垫氧化层上方的硬式掩模层。本发明可增加元件的稳定性及元件的有效。

公开(公告)号：CN102148253A

公开(公告)日：2011-08-10

申请号：CN201110021187.X

申请日：2011-01-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 朱鸣 ,  张立伟 ,  周汉源 ,  庄学理

IPC: H01L29/78 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/7835 ,  H01L29/1045 ,  H01L29/402 ,  H01L29/456 ,  H01L29/495 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/4975 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/66659

Abstract: 本发明提供一种半导体元件及其制作方法，其中该半导体元件包括一晶体管，晶体管包括一基底、设置于基底中的第一和第二阱，其中第一和第二阱掺杂不同型态的掺杂物。晶体管包括至少部分设置于第一阱上方的第一栅极、设置于第二阱上方的第二栅极、及分别设置于第一和第二阱中的源极区和漏极区，源极区和漏极区掺杂相同型态的掺杂物。本发明使用虚设栅极放宽现今技术严格的迭对需求，并不需要额外成本。

公开(公告)号：CN102790049B

公开(公告)日：2015-10-07

申请号：CN201110307144.8

申请日：2011-10-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  朱鸣 ,  张立伟 ,  杨宝如

IPC: H01L27/02 ,  H01L27/06 ,  H01L21/82

CPC classification number: H01L28/20 ,  H01L27/0629 ,  H01L27/0802

Abstract: 本发明的一个实施例包括一种形成集成电路的方法。提供了具有有源区域和无源区域的衬底。在无源区域中形成多个沟槽。每个沟槽的长度和宽度的均方根小于5μm。在衬底上方沉积隔离材料，从而填充多个沟槽。将隔离材料平坦化，从而形成多个隔离结构。分别在有源区域中的衬底上和多个隔离结构上形成多个硅栅极叠层和至少一个硅电阻器叠层。本发明还提供了具有硅电阻器的集成电路及其形成方法。

公开(公告)号：CN104716188A

公开(公告)日：2015-06-17

申请号：CN201510087269.2

申请日：2010-06-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 朱鸣 ,  张立伟 ,  庄学理

IPC: H01L29/78 ,  H01L29/41 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/66484 ,  H01L21/8234 ,  H01L23/60 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体装置及其制造方法，该装置包括：一晶体管，该晶体管包括：一源极区、一漏极区及设置于该源极区与该漏极区之间的一沟道区；一第一栅极，设置于该沟道区之上；以及多个第二栅极，设置于该漏极区之上。本发明的优点之一在于栅极结构于形成栅极结构的相同制造程序中同时形成，而间隔物与形成如间隔物的相同制造程序中同时形成，因此依据本实施例的静电放电保护装置的制作并不需要额外的制造成本。换句话说，栅极结构的形成完全地相容于既存的制造程序。

公开(公告)号：CN102194876B

公开(公告)日：2014-05-14

申请号：CN201010254654.9

申请日：2010-08-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 朱鸣 ,  张立伟 ,  庄学理

IPC: H01L29/78 ,  H01L29/40 ,  H01L21/336

CPC classification number: H01L29/66484 ,  H01L21/823807 ,  H01L29/423 ,  H01L29/7391

Abstract: 本发明提供一种半导体元件及其制造方法，该元件包括一半导体基底；一第一栅极结构，设置于基底上方，第一栅极结构包括一第一导电形态的第一栅电极；一第二栅极结构，设置于基底上方且邻近第一栅极结构，第二栅极结构包括一第二导电形态的第二栅电极，第二导电形态不同于第一导电形态；一第一导电形态的第一掺杂区，设置于基底中，第一掺杂区包括一第一部分，对准第一栅极结构的一侧；及一第二导电形态的第二掺杂区，设置于基底中，第二掺杂区包括一第二部分，对准第二栅极结构的一侧。本发明具有能够在不增加闭态漏电流，而使电源供应电压可进一步微缩的潜力产品元件。

公开(公告)号：CN102194875B

公开(公告)日：2013-12-04

申请号：CN201010235671.8

申请日：2010-07-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  张立伟 ,  周汉源

IPC: H01L29/78 ,  H01L29/40 ,  H01L27/088 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L21/823437 ,  H01L21/28088 ,  H01L21/823456 ,  H01L21/823475 ,  H01L27/0207 ,  H01L27/088 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/66575 ,  H01L29/78

Abstract: 本发明提供一种装置，包括半导体元件，且半导体元件包括：半导体基板，有沟道区；高介电常数的介电层，位于至少部分沟道区上；栅极，位于至少分沟道区上与介电层上，其中栅极实质上为金属；以及栅极接点，接合栅极位于沟道区上。本发明也提供一种形成半导体元件的方法，包括：提供具有道区的半导体基板；形成高介电常数的介电层于至少部分沟道区上；形成栅于介电层上与至少部分沟道区上，且栅极实质上为金属；以及形成栅极接点沟道区上并接合栅极。本发明中，栅极结构不需要额外层，可降低有效栅电阻。

公开(公告)号：CN102169829B

公开(公告)日：2013-10-02

申请号：CN201010288146.2

申请日：2010-09-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张立伟 ,  朱鸣 ,  李季儒 ,  锺昇镇 ,  游凯翔 ,  庄学理

IPC: H01L21/283 ,  H01L21/336 ,  H01L27/105

CPC classification number: H01L29/66545 ,  H01L21/823842 ,  H01L29/4966 ,  H01L29/78

Abstract: 本发明提供一种防止接触孔金属(例如钨)水平伸入相邻元件的栅极叠层结构以影响相邻元件的功函数的集成电路结构及其方法。该方法利用具有良好侧壁覆盖能力的功函数层定义位于接触孔插塞下方的金属栅极，且做为上述金属栅极的衬垫层，其中上述接触孔插塞是相邻元件且共用(或连接至)金属栅极，上述功函数层具有良好的阶梯覆盖能力以防止接触孔金属伸入相邻元件的栅极叠层结构中。只需修改用以移除虚设多晶硅的光掩模的布局，不需额外的微影工艺及光掩模。不需修改工艺或额外的基板工艺步骤。使用上述方法和结构的好处可包括增加元件合格率和性能。