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公开(公告)号：CN102906893A
公开(公告)日：2013-01-30
申请号：CN201180025494.3
申请日：2011-05-10
Applicant: 国际商业机器公司
CPC classification number: H01L51/0545 , B82Y10/00 , H01L27/283 , H01L51/0012 , H01L51/0048 , H01L51/0525
Abstract: 本发明公开一种形成自对准器件的方法，包括：将纳米碳管(CNT)沉积到晶体介电衬底上；隔离所述晶体介电衬底的包围所述CNT的位置的部分；在维持所述CNT的结构完整性的同时，在所述CNT上形成栅极电介质和栅极电极栅极叠层；以及形成外延源极和漏极区，所述外延源极和漏极区与在所述晶体介电衬底上的所述CNT的从所述栅极电介质和栅极电极栅极叠层暴露的部分接触。
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公开(公告)号：CN101563780B
公开(公告)日：2012-08-22
申请号：CN200680039179.5
申请日：2006-10-12
Applicant: 国际商业机器公司
IPC: H01L29/76
CPC classification number: H01L29/513 , H01L21/28194 , H01L21/28238 , H01L21/823807 , H01L29/105 , H01L29/1083 , H01L29/517 , H01L29/518 , H01L29/6659 , H01L29/7833
Abstract: 一种半导体结构，具体为pFET，其包括具有大于SiO2的介电常数的介电常数以及大于50％的Ge或Si含量的电介质材料，以及用于通过材料叠层设计而调节阈值/平带电压的至少一种其它手段。在本发明中考虑的其它手段包括例如利用在用于电荷固定的电介质上面的绝缘夹层和/或通过形成经设计的沟道区。本发明还涉及一种制造这样的CMOS结构的方法。
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公开(公告)号：CN102405516A
公开(公告)日：2012-04-04
申请号：CN201080017383.3
申请日：2010-04-15
Applicant: 国际商业机器公司
IPC: H01L21/335
CPC classification number: H01L29/7856 , H01L29/66795
Abstract: 提供多阈值(Vt)场效应晶体管(FET)器件及其制造技术。在一个方面，提供一种FET器件，其包括：源极区；漏极区；至少一个沟道，其使所述源极区与所述漏极区互连；以及栅极，其围绕所述沟道的至少一部分，所述栅极被配置为归因于遍及所述栅极的至少一种带边金属的选择性放置而具有多个阈值。
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公开(公告)号：CN1992274B
公开(公告)日：2011-11-09
申请号：CN200610147073.9
申请日：2006-11-14
Applicant: 国际商业机器公司
Inventor： V·纳拉亚南 , T-C·陈 , J·S·纽伯里 , B·B·多里斯 , B·P·林德 , V·K·帕鲁许里 , A·卡勒伽里 , M·L·斯特恩 , M·P·胡齐克 , J·C·阿诺德 , G·A·布莱里 , M·A·格里伯佑 , 金永希
IPC: H01L27/092 , H01L21/8238 , H01L29/78 , H01L29/49 , H01L21/336 , H01L21/28
CPC classification number: H01L21/823857 , H01L21/823842
Abstract: 本发明涉及互补金属-氧化物-半导体(CMOS)电路，其每个包含至少第一和第二栅极叠层。第一栅极叠层位于半导体衬底中的第一器件区域(例如，n-FET器件区域)上，且从底部至顶部包括至少，栅极介质层、金属栅极导体、和含硅栅极导体。第二栅极叠层位于半导体衬底中的第二器件区域(例如，p-FET器件区域)上，其从底部至顶部包括至少，栅极介质层和含硅栅极导体。第一和第二栅极叠层可以通过本发明各种方法以集成方式形成在半导体衬底上。
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公开(公告)号：CN1846313B
公开(公告)日：2011-04-06
申请号：CN200480025650.6
申请日：2004-08-20
Applicant: 国际商业机器公司
IPC: H01L29/94 , H01L21/3205 , H01L21/336 , H01L21/4763
CPC classification number: H01L29/66545 , H01L21/28079 , H01L29/4958
Abstract: 提供了一种用于高性能器件的金属替换栅极的结构和方法。首先在半导体衬底(240)上提供的蚀刻停止层(250)上形成牺牲栅极结构(260)。在所述牺牲栅极结构(300)的侧壁上提供一对隔离物(400)。然后去除所述牺牲栅极结构(300)，形成开口(600)。然后，在所述隔离物(400)之间的所述开口(600)中形成金属栅极(1000)，所述金属栅极(1000)包括例如钨的金属的第一层(700)，例如氮化钛的扩散阻挡层(800)，以及例如钨的金属的第二层(900)。
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Patent Agency Ranking
公开(公告)号：CN101427386B
公开(公告)日：2011-01-26
申请号：CN200580016189.2
申请日：2005-03-30
Applicant: 国际商业机器公司
Inventor： N·A·小博亚尔祖克 , C·小卡布拉尔 , E·A·卡蒂尔 , M·W·库珀 , M·M·弗兰克 , E·P·古塞夫 , S·古哈 , R·詹米 , V·纳拉亚南 , V·K·帕鲁许里
IPC: H01L31/113
CPC classification number: H01L29/513 , H01L21/28079 , H01L21/28088 , H01L21/823857 , H01L29/495 , H01L29/4966 , H01L29/517
Abstract: 一种形成CMOS结构的方法以及由此制造的具有改善的阈值电压和平带电压稳定性的器件。本发明方法包括以下步骤：提供具有nFET区和pFET区的半导体衬底；在所述半导体衬底顶上形成电介质叠层，所述电介质叠层包括在高k栅极电介质顶上的绝缘中间层；从所述nFET区去除所述绝缘中间层，而不从所述pFET区去除所述绝缘中间层；以及提供在所述pFET区中的至少一个栅极叠层和在所述nFET区中的至少一个栅极叠层。所述绝缘中间层可以是AlN或AlOxNy。所述高k电介质可以是HfO2、硅酸铪或氧氮化铪硅。所述绝缘中间层可以通过包括HCl/H2O2过氧化氢溶液的湿法蚀刻从所述nFET区去除。
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公开(公告)号：CN101563780A
公开(公告)日：2009-10-21
申请号：CN200680039179.5
申请日：2006-10-12
Applicant: 国际商业机器公司
IPC: H01L29/76
CPC classification number: H01L29/513 , H01L21/28194 , H01L21/28238 , H01L21/823807 , H01L29/105 , H01L29/1083 , H01L29/517 , H01L29/518 , H01L29/6659 , H01L29/7833
Abstract: 一种半导体结构，具体为pFET，其包括具有大于SiO2的介电常数的介电常数以及大于50％的Ge或Si含量的电介质材料，以及用于通过材料叠层设计而调节阈值/平带电压的至少一种其它手段。在本发明中考虑的其它手段包括例如利用在用于电荷固定的电介质上面的绝缘夹层和/或通过形成经设计的沟道区。本发明还涉及一种制造这样的CMOS结构的方法。
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公开(公告)号：CN101427386A
公开(公告)日：2009-05-06
申请号：CN200580016189.2
申请日：2005-03-30
Applicant: 国际商业机器公司
Inventor： N·A·小博亚尔祖克 , C·小卡布拉尔 , E·A·卡蒂尔 , M·W·库珀 , M·M·弗兰克 , E·P·古塞夫 , S·古哈 , R·詹米 , V·纳拉亚南 , V·K·帕鲁许里
IPC: H01L31/113
CPC classification number: H01L29/513 , H01L21/28079 , H01L21/28088 , H01L21/823857 , H01L29/495 , H01L29/4966 , H01L29/517
Abstract: 一种形成CMOS结构的方法以及由此制造的具有改善的阈值电压和平带电压稳定性的器件。本发明方法包括以下步骤：提供具有nFET区和pFET区的半导体衬底；在所述半导体衬底顶上形成电介质叠层，所述电介质叠层包括在高k栅极电介质顶上的绝缘中间层；从所述nFET区去除所述绝缘中间层，而不从所述pFET区去除所述绝缘中间层；以及提供在所述pFET区中的至少一个栅极叠层和在所述nFET区中的至少一个栅极叠层。所述绝缘中间层可以是AlN或AlOxNy。所述高k电介质可以是HfO2、硅酸铪或氧氮化铪硅。所述绝缘中间层可以通过包括HCl/H2O2过氧化氢溶液的湿法蚀刻从所述nFET区去除。
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公开(公告)号：CN100485936C
公开(公告)日：2009-05-06
申请号：CN200610146589.1
申请日：2006-11-15
Applicant: 国际商业机器公司
IPC: H01L27/092 , H01L29/78 , H01L29/51 , H01L21/8238 , H01L21/336 , H01L21/28
CPC classification number: H01L21/823857 , H01L21/823878 , H01L21/84
Abstract: 提供了一种互补金属氧化物半导体(CMOS)结构，其包括位于半导体衬底的表面上的至少一个nFET器件区和至少一个pFET器件区。根据本发明，所述nFET和pFET均包括至少单一栅极金属，且所述nFET栅极叠层被设计为具有没有净负电荷的栅极电介质叠层，而所述pFET栅极叠层被设计为具有没有净正电荷的栅极电介质叠层。具体地说，本发明提供一种CMOS结构，其中nFET栅极叠层被设计为包括带边功函数，而pFET栅极叠层被设计为具有1/4间隙功函数。在本发明的一个实施例中，所述第一栅极电介质叠层包括第一高k电介质和包含碱土金属的层或包含稀土金属的层，而所述第二高k栅极电介质叠层包括第二高k电介质。
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公开(公告)号：CN1992275A
公开(公告)日：2007-07-04
申请号：CN200610148517.0
申请日：2006-11-17
Applicant: 国际商业机器公司
IPC: H01L27/092 , H01L21/8238 , H01L29/78 , H01L29/49 , H01L21/336 , H01L21/28
CPC classification number: H01L21/823857 , H01L21/28044 , H01L21/28088 , H01L21/823842 , H01L29/4925 , H01L29/495 , H01L29/4966 , H01L29/517
Abstract: 提供了一种半导体结构及其制造方法，其中所述结构包括至少一个nFET器件区和至少一个pFET器件区，其中至少一个所述器件是减薄的含Si栅极的器件，而另一个器件是金属栅极的器件。也就是说，本发明提供了一种半导体结构，其中所述nFET或pFET器件的至少一者包括由减薄的含Si电极即多晶硅电极以及上覆的第一金属构成的栅电极叠层，而另一器件包括具有至少所述第一金属栅极但没有所述减薄的含Si电极的栅电极叠层。
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