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公开(公告)号：CN110534507B
公开(公告)日：2021-05-18
申请号：CN201910184263.5
申请日：2019-03-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L25/065 , H01L23/48 , H01L21/98
Abstract: 本发明提供了一种三维(3D)集成电路(IC)。在一些实施例中，第一IC管芯包括位于第一半导体衬底上方的第一接合结构和第一互连结构。第二IC管芯设置在第一IC管芯上方并且包括位于第二半导体衬底上方的第二接合结构和第二互连结构。密封环结构位于第一IC管芯和第二IC管芯中并从第一半导体衬底延伸至第二半导体衬底。多个贯穿硅通孔(TSV)连接结构沿着密封环结构的内周边布置在3D IC的外围区中。多个TSV连接结构分别包括贯穿硅通孔(TSV)，其中，贯穿硅通孔(TSV)设置在第二半导体衬底中并且通过TSV引线层和引线间通孔的堆叠件电连接至3D IC。本发明的实施例还提供了贯穿硅通孔设计、三维集成电路的制造方法。
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公开(公告)号：CN108122967B
公开(公告)日：2020-07-17
申请号：CN201710945403.7
申请日：2017-10-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/10 , H01L29/78 , H01L21/336
Abstract: 一种包括鳍式场效应晶体管(FinFET)的半导体器件。FinFET包括设置在鳍上的沟道，设置在沟道上方的栅极以及源极和漏极。沟道包括至少两对第一半导体层和形成在第一半导体层上的第二半导体层。第一半导体层具有与第二半导体层不同的晶格常数。至少在一对中，第一半导体层的厚度是第二半导体层的厚度的三至十倍。本发明实施例涉及一种制造具有多层沟道结构的半导体器件的方法。
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公开(公告)号：CN111128890A
公开(公告)日：2020-05-08
申请号：CN201910816297.1
申请日：2019-08-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L21/336 , H01L27/092
Abstract: 本发明实施例涉及金属栅极形成方法及其形成结构。本揭露提供一种形成半导体结构的方法，其包括：提供衬底；在所述衬底中形成第一对源极/漏极区；在所述衬底上方放置层间介电质层，所述层间介电质层具有介于所述第一对源极/漏极区之间的第一沟槽；在所述第一沟槽中沉积介电质层；在所述介电质层上方沉积障壁层；从所述第一沟槽移除所述障壁层以曝光所述介电质层；在所述第一沟槽中的所述介电质层上方沉积功函数层；及在所述第一沟槽中的所述功函数层上方沉积导电层。
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公开(公告)号：CN106935648B
公开(公告)日：2020-01-07
申请号：CN201610815080.5
申请日：2016-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/423
Abstract: 本发明涉及作为高压装置的栅极电介质的凹陷浅沟槽隔离。具体的，本发明揭示一种方法，其包含：形成延伸到半导体衬底中的隔离区；蚀刻所述隔离区的顶部部分，以在所述隔离区中形成凹陷部；和形成延伸到所述凹陷部中且与所述隔离区的下部分重叠的栅极堆叠。在所述栅极堆叠的相对侧上形成源极区和漏极区。所述栅极堆叠、所述源极区和所述漏极区为金属氧化物半导体装置MOS的部分。
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公开(公告)号：CN110534507A
公开(公告)日：2019-12-03
申请号：CN201910184263.5
申请日：2019-03-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L25/065 , H01L23/48 , H01L21/98
Abstract: 本发明提供了一种三维(3D)集成电路(IC)。在一些实施例中，第一IC管芯包括位于第一半导体衬底上方的第一接合结构和第一互连结构。第二IC管芯设置在第一IC管芯上方并且包括位于第二半导体衬底上方的第二接合结构和第二互连结构。密封环结构位于第一IC管芯和第二IC管芯中并从第一半导体衬底延伸至第二半导体衬底。多个贯穿硅通孔(TSV)连接结构沿着密封环结构的内周边布置在3D IC的外围区中。多个TSV连接结构分别包括贯穿硅通孔(TSV)，其中，贯穿硅通孔(TSV)设置在第二半导体衬底中并且通过TSV引线层和引线间通孔的堆叠件电连接至3D IC。本发明的实施例还提供了贯穿硅通孔设计、三维集成电路的制造方法。
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公开(公告)号：CN110504215A
公开(公告)日：2019-11-26
申请号：CN201811248016.9
申请日：2018-10-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本揭露提供一种混合半导体晶体管结构，其包含：衬底；第一晶体管，其在所述衬底上，所述第一晶体管的沟道包含鳍片且具有第一沟道高度；第二晶体管，其相邻于所述第一晶体管，所述第二晶体管的沟道包含纳米线；和离距，其横向隔开所述鳍片与所述纳米线。所述第一沟道高度大于所述离距。本揭露还提供一种用于制造所述混合半导体晶体管结构的方法。
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公开(公告)号：CN109728092A
公开(公告)日：2019-05-07
申请号：CN201810599213.9
申请日：2018-06-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L27/092
Abstract: 本公开提供一种包括第一晶体管的全包覆式栅极结构。所述第一晶体管包括：半导体衬底，其具有顶部表面；第一纳米线，其在所述半导体衬底的所述顶部表面上方且在第一源极与第一漏极之间；第一栅极结构，其在所述第一纳米线周围；内间隔件，其在所述第一栅极结构与所述第一源极和所述第一漏极之间；和隔离层，其在所述半导体衬底的所述顶部表面与所述第一源极和所述第一漏极之间。本公开还提供一种用于制造本文中所描述的所述全包覆式栅极结构的方法。
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公开(公告)号：CN109103262A
公开(公告)日：2018-12-28
申请号：CN201711290240.X
申请日：2017-12-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/786 , H01L21/336
Abstract: 形成半导体器件的方法包括：提供半导体结构，半导体结构包括从第一区延伸到第二区的第一半导体材料。该方法还包括去除第二区中的第一半导体材料的部分以形成凹槽，该凹槽暴露设置在第一区中的第一半导体材料的侧壁；形成覆盖侧壁的介电材料；当介电材料覆盖侧壁时，在邻近介电材料的第二区中外延生长第二半导体材料；以及形成包括第一半导体材料的第一鳍和和包括第二半导体材料的第二鳍。本发明的实施例还涉及半导体结构及其制造方法。
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公开(公告)号：CN107026166A
公开(公告)日：2017-08-08
申请号：CN201710057576.5
申请日：2017-01-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/098 , H01L29/06 , H01L21/77
CPC classification number: H01L27/088 , H01L21/823475 , H01L23/528 , H01L29/0688 , H01L21/77 , H01L27/098
Abstract: 本揭露实施例涉及一种半导体装置及方法。所述半导体装置包含晶体管。所述晶体管包含：有源区，在衬底中；图案化导电层，是互连层的一部分，所述互连层用于路由；和绝缘层，延伸在所述衬底上方且用以将所述有源区与所述图案化导电层绝缘。所述图案化导电层和所述绝缘层充当所述晶体管的栅极。
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公开(公告)号：CN103579005B
公开(公告)日：2017-03-01
申请号：CN201210430036.4
申请日：2012-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
CPC classification number: H01L29/66492 , H01L21/761 , H01L29/1083 , H01L29/66575 , H01L29/7833
Abstract: 采用高电压反注入的功率晶体管。本文提出场效应晶体管器件(可选的是横向功率晶体管)及其形成方法，所述方法包括：提供衬底；形成掺杂的隐埋层；在位于隐埋层上的衬底中形成主阱。可以在主阱中形成漂移漏极，在主阱中以及在漂移漏极和隐埋层之间对反注入区域进行注入。主阱可以包括第一注入区域和第二注入区域，其中第二注入区域的深度小于第一注入区域的深度。可以在第一注入区域和第二注入区域之间的深度处进行反注入。主阱和反注入区域可以包括具有相同导电类型的掺杂物，或都包括p+型掺杂物。可以在漂移漏极的一部分的上方形成栅极。
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