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公开(公告)号：CN113497088A
公开(公告)日：2021-10-12
申请号：CN202110140986.2
申请日：2021-02-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/24
Abstract: 本发明的实施例涉及一种集成电路。该集成电路具有布置在衬底上方并分别包括多个相互堆叠的位线的多个位线堆叠件。数据存储结构位于多个位线堆叠件上方，选择器位于数据存储结构上方。字线位于选择器上方。该选择器配置为选择性地允许电流通过多个位线和字线之间。该多个位线堆叠件包括第一位线堆叠件、第二位线堆叠件和第三位线堆叠件。第一和第三位线堆叠件是离第二位线堆叠件的相对侧最近的位线堆叠件。第二位线堆叠件与第一位线堆叠件相隔第一距离并且进一步与第三位线堆叠件相隔第二距离，第二距离大于第一距离。本发明的实施例还涉及一种形成集成电路的方法。
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公开(公告)号：CN114927541A
公开(公告)日：2022-08-19
申请号：CN202110813024.9
申请日：2021-07-19
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供一种存储器元件及其形成方法。存储器元件包括：多条位线，沿着第一方向延伸；多条字线，沿着与第一方向不同的第二方向延伸；多个存储柱；及选择器。所述多条字线设置在所述多条位线之上。所述多个存储柱设置在所述多条位线与所述多条字线之间，且分别位于所述多条位线与所述多条字线的多个交叉部位处。选择器设置在所述多个存储柱与所述多条字线之间。选择器从一个存储柱的顶表面延伸到覆盖相邻的存储柱的顶表面。还提供具有所述存储器元件的半导体元件。
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公开(公告)号：CN113555501A
公开(公告)日：2021-10-26
申请号：CN202110824255.X
申请日：2021-07-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 一种存储单元包括底部电极、存储元件、间隔件、选择器及顶部电极。存储元件位于底部电极上且包括第一导电层、第二导电层及储存层。第一导电层电连接到底部电极。第二导电层位于第一导电层上，其中第一导电层的宽度小于第二导电层的宽度。储存层位于第一导电层与第二导电层的中间。间隔件位于第二导电层及储存层旁边。选择器设置在间隔件上且电连接到存储元件。顶部电极设置在选择器上。
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公开(公告)号：CN113497088B
公开(公告)日：2024-02-09
申请号：CN202110140986.2
申请日：2021-02-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B63/00
Abstract: 本发明的实施例涉及一种集成电路。该集成电路具有布置在衬底上方并分别包括多个相互堆叠的位线的多个位线堆叠件。数据存储结构位于多个位线堆叠件上方，选择器位于数据存储结构上方。字线位于选择器上方。该选择器配置为选择性地允许电流通过多个位线和字线之间。该多个位线堆叠件包括第一位线堆叠件、第二位线堆叠件和第三位线堆叠件。第一和第三位线堆叠件是离第二位线堆叠件的相对侧最近的位线堆叠件。第二位线堆叠件与第一位线堆叠件相隔第一距离并且进一步与第三位线堆叠件相隔第二距离，第二距离大于第一距离。本发明的实施例还涉及一种形成集成电路的方法。
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公开(公告)号：CN115000120A
公开(公告)日：2022-09-02
申请号：CN202210048475.2
申请日：2022-01-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/24
Abstract: 本揭露提供一种存储器阵列、半导体芯片及存储器阵列的制造方法。存储器阵列包括第一信号线、第二信号线与记忆胞元。第一信号线沿第一方向延伸。第二信号线在第一信号线上沿第二方向延伸。记忆胞元定义在第一与第二信号线的交错处，且分别包括可变电阻层、切换层、电极层与含碳介电层。切换层交迭于可变电阻层。电极层延伸于可变电阻层与切换层之间。含碳介电层侧向环绕包括可变电阻层、切换层与电极层的堆叠结构。
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Patent Agency Ranking
公开(公告)号：CN108122967A
公开(公告)日：2018-06-05
申请号：CN201710945403.7
申请日：2017-10-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/10 , H01L29/78 , H01L21/336
Abstract: 一种包括鳍式场效应晶体管(FinFET)的半导体器件。FinFET包括设置在鳍上的沟道，设置在沟道上方的栅极以及源极和漏极。沟道包括至少两对第一半导体层和形成在第一半导体层上的第二半导体层。第一半导体层具有与第二半导体层不同的晶格常数。至少在一对中，第一半导体层的厚度是第二半导体层的厚度的三至十倍。本发明实施例涉及一种制造具有多层沟道结构的半导体器件的方法。
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公开(公告)号：CN115811932A
公开(公告)日：2023-03-17
申请号：CN202210812748.6
申请日：2022-07-11
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了电阻式存储器器件及其形成方法。电阻式存储器器件包括底部电极、位于所述底部电极上方的切换层，切换层包括第一水平部分、位于所述底部电极的上表面上方的第二水平部分以及位于所述第一水平部分和第二水平部分之间的底部电极的侧表面上方的第一垂直部分，位于切换层上方的顶部电极，顶部电极包括第一水平部分、第二水平部分以及第一垂直部分，以及导电通孔，位于顶部电极上方并且接触顶部电极的第一水平部分、第二水平部分和第一垂直部分。通过提供符合底部电极的非平面轮廓的切换层和顶部电极，电荷聚集和电场的局部增加可以促进电阻状态切换并提供降低的操作电压。
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公开(公告)号：CN115000044A
公开(公告)日：2022-09-02
申请号：CN202210503795.2
申请日：2022-05-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/535 , H01L21/768 , H01L27/22 , H01L27/24
Abstract: 一种存储器器件包括晶体管和设置在晶体管上并与晶体管电性耦合的存储单元阵列。存储单元阵列包括多个字线、多个位线柱以及插设在字线和位线柱之间多个数据储存层。在存储单元阵列的奇数阶层上的字线的第一部分沿第一方向定向，而在存储单元阵列的偶数阶层上的字线的第二部分沿第二方向定向，第二方向与第一方向成角度偏移。位线柱贯穿奇数阶层和偶数阶层，位线柱中的每一个被数据储存层中的任一个包围。另提供半导体管芯和半导体结构的制造方法。
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公开(公告)号：CN108122967B
公开(公告)日：2020-07-17
申请号：CN201710945403.7
申请日：2017-10-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/10 , H01L29/78 , H01L21/336
Abstract: 一种包括鳍式场效应晶体管(FinFET)的半导体器件。FinFET包括设置在鳍上的沟道，设置在沟道上方的栅极以及源极和漏极。沟道包括至少两对第一半导体层和形成在第一半导体层上的第二半导体层。第一半导体层具有与第二半导体层不同的晶格常数。至少在一对中，第一半导体层的厚度是第二半导体层的厚度的三至十倍。本发明实施例涉及一种制造具有多层沟道结构的半导体器件的方法。
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公开(公告)号：CN106158856B
公开(公告)日：2019-07-05
申请号：CN201510187697.2
申请日：2015-04-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L29/06 , H01L29/08 , H01L29/78
CPC classification number: H01L21/823814 , H01L21/30604 , H01L21/823807 , H01L21/823821 , H01L21/823878 , H01L27/092 , H01L27/0922 , H01L27/0924 , H01L27/0928 , H01L29/0649 , H01L29/0653 , H01L29/0847 , H01L29/1054 , H01L29/161 , H01L29/20 , H01L29/7848
Abstract: 一种半导体器件，包括：具有第一区和第二区的衬底；位于第一区中的n型晶体管，n型晶体管包括第一组源极/漏极部件；以及位于第二区中的p型晶体管，p型晶体管包括第二组源极/漏极部件。第二组源极/漏极部件比第一组源极/漏极部件延伸得更深。本发明涉及非对称源极/漏极深度。
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