公开(公告)号：CN107026166A

公开(公告)日：2017-08-08

申请号：CN201710057576.5

申请日：2017-01-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕升 ,  郑光茗 ,  范富杰 ,  高荣辉 ,  陈奕寰 ,  林国树

IPC: H01L27/098 ,  H01L29/06 ,  H01L21/77

CPC classification number: H01L27/088 ,  H01L21/823475 ,  H01L23/528 ,  H01L29/0688 ,  H01L21/77 ,  H01L27/098

Abstract: 本揭露实施例涉及一种半导体装置及方法。所述半导体装置包含晶体管。所述晶体管包含：有源区，在衬底中；图案化导电层，是互连层的一部分，所述互连层用于路由；和绝缘层，延伸在所述衬底上方且用以将所述有源区与所述图案化导电层绝缘。所述图案化导电层和所述绝缘层充当所述晶体管的栅极。

公开(公告)号：CN102983105A

公开(公告)日：2013-03-20

申请号：CN201210057487.8

申请日：2012-03-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄仁安 ,  张启新 ,  杨仁盛 ,  林大为 ,  罗仕豪 ,  叶志扬 ,  林慧雯 ,  高荣辉 ,  涂元添 ,  林焕哲 ,  彭治棠 ,  郑培仁 ,  杨宝如 ,  庄学理

IPC: H01L21/8238 ,  H01L21/28 ,  H01L29/49

CPC classification number: H01L21/28229 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/823807 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/823864 ,  H01L29/42364 ,  H01L29/4958 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/6659

Abstract: 一种制造集成电路的方法，包括：提供半导体衬底并且在该半导体衬底的上方形成栅极电介质(例如，高-k电介质)。在半导体衬底和栅极电介质的上方形成金属栅极结构，并且在该金属栅极结构的上方形成薄电介质膜。该薄电介质膜包含与金属栅极的金属相结合的氮氧化物。该方法还包括：在金属栅极结构的各个侧面上提供层间电介质(ILD)。本发明还提供了一种用于高-k金属栅极器件的自对准绝缘膜。

公开(公告)号：CN107026166B

公开(公告)日：2021-03-23

申请号：CN201710057576.5

申请日：2017-01-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕升 ,  郑光茗 ,  范富杰 ,  高荣辉 ,  陈奕寰 ,  林国树

IPC: H01L27/098 ,  H01L29/06 ,  H01L21/8238

Abstract: 本揭露实施例涉及一种半导体装置及方法。所述半导体装置包含晶体管。所述晶体管包含：有源区，在衬底中；图案化导电层，是互连层的一部分，所述互连层用于路由；和绝缘层，延伸在所述衬底上方且用以将所述有源区与所述图案化导电层绝缘。所述图案化导电层和所述绝缘层充当所述晶体管的栅极。

公开(公告)号：CN102983105B

公开(公告)日：2015-11-25

申请号：CN201210057487.8

申请日：2012-03-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄仁安 ,  张启新 ,  杨仁盛 ,  林大为 ,  罗仕豪 ,  叶志扬 ,  林慧雯 ,  高荣辉 ,  涂元添 ,  林焕哲 ,  彭治棠 ,  郑培仁 ,  杨宝如 ,  庄学理

IPC: H01L21/8238 ,  H01L21/28 ,  H01L29/49

CPC classification number: H01L21/28229 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/823807 ,  H01L21/823842 ,  H01L21/823857 ,  H01L21/823864 ,  H01L29/42364 ,  H01L29/4958 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/6659

Abstract: 一种制造集成电路的方法，包括：提供半导体衬底并且在该半导体衬底的上方形成栅极电介质(例如，高-k电介质)。在半导体衬底和栅极电介质的上方形成金属栅极结构，并且在该金属栅极结构的上方形成薄电介质膜。该薄电介质膜包含与金属栅极的金属相结合的氮氧化物。该方法还包括：在金属栅极结构的各个侧面上提供层间电介质(ILD)。本发明还提供了一种用于高-k金属栅极器件的自对准绝缘膜。

公开(公告)号：CN1681107A

公开(公告)日：2005-10-12

申请号：CN200410101512.3

申请日：2004-12-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 高荣辉 ,  曹昌胜 ,  陈燕铭 ,  吴林峻

IPC: H01L21/8234 ,  H01L21/336 ,  H01L29/78 ,  H01L27/088 ,  H01L27/105

CPC classification number: H01L29/6659 ,  H01L21/2652 ,  H01L29/6656

Abstract: 本发明是一种集成电路晶体管与其形成方法，是用于LDD离子布植制程的补偿间隙壁，此补偿间隙壁是不借由光微影与干蚀刻制程的全面性沉积所形成，此位于LDD区上的补偿间隙壁在一离子布植制程中可防止基底损失硅与防止掺杂质的污染，且具有致密化的特性以改善元件可靠度。

公开(公告)号：CN1295779C

公开(公告)日：2007-01-17

申请号：CN200410101512.3

申请日：2004-12-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 高荣辉 ,  曹昌胜 ,  陈燕铭 ,  吴林峻

IPC: H01L21/8234 ,  H01L21/336 ,  H01L29/78 ,  H01L27/088 ,  H01L27/105

CPC classification number: H01L29/6659 ,  H01L21/2652 ,  H01L29/6656

Abstract: 本发明是一种集成电路晶体管与其形成方法，是用于LDD离子注入方法的补偿间隙壁，此补偿间隙壁是不借由光微影与干蚀刻方法的全面性沉积所形成，此位于LDD区上的补偿间隙壁在一离子注入方法中可防止基底损失硅与防止掺杂剂的污染，且具有致密化的特性以改善元件可靠度。

公开(公告)号：CN221747225U

公开(公告)日：2024-09-20

申请号：CN202323306762.8

申请日：2023-12-04

Applicant: 台湾积体电路制造股份有限公司

Inventor： 金书正 ,  侯贵凯 ,  萧文婷 ,  郑光茗 ,  高荣辉

IPC: H01L23/522 ,  H01L23/64 ,  H01L21/768

Abstract: 本实用新型提供一种集成管芯包括衬底以及沿着衬底的晶体管装置。多个导电内连位于晶体管装置之上。第一凸块下金属(UBM)层位于导电内连之上。第一金属凸块直接位于第一UBM层的正上方。金属‑绝缘体‑金属(MIM)电容器阵列位于晶体管装置之上及第一UBM层之下。MIM电容器阵列包括并联耦合并直接设置于第一UBM层的正下方的第一MIM电容器与第二MIM电容器。

公开(公告)号：CN219873522U

公开(公告)日：2023-10-20

申请号：CN202320009230.9

申请日：2023-01-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑光茗 ,  高荣辉 ,  黄健峻 ,  杨富雄

IPC: H01L23/544 ,  G01R31/26 ,  G01R1/04 ,  H01L23/488

Abstract: 本实用新型实施例提供一种半导体测试器件，其包括用于测试的多个器件使用一个或多个重分布层串联，并用于对多个管芯进行半导体器件测试。如此，半导体器件测试可以支持数以千计或更多的每晶片总管芯数(例如，10,000个管芯或更多大)。此外，重分布层可以在使用后移除。在一些实施方式中，与管芯对应的用于测试的器件可以依序执行半导体器件测试。因此，可以生成测试数据并且可以包括比特序列，其中比特序列中的第一比特表示测试的总体结果，并且比特序列中的一个或多个后续比特表示每个半导体管芯或半导体器件测试的每条线的相应结果。

公开(公告)号：CN2777758Y

公开(公告)日：2006-05-03

申请号：CN200420120272.7

申请日：2004-12-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 高荣辉 ,  曹昌胜 ,  陈燕铭 ,  吴林峻

IPC: H01L29/78 ,  H01L27/088 ,  H01L27/105

CPC classification number: H01L29/6659 ,  H01L21/2652 ,  H01L29/6656

Abstract: 本实用新型涉及一种集成电路晶体管，用于LDD离子布植制程的补偿间隙壁，此补偿间隙壁是不借由光微影与干蚀刻制程的全面性沉积所形成，此位于LDD区上的补偿间隙壁在一离子布植制程中可防止基底损失硅与防止掺杂质的污染，且具有致密化的特性以改善元件可靠度。