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公开(公告)号：CN106935648B
公开(公告)日：2020-01-07
申请号：CN201610815080.5
申请日：2016-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/423
Abstract: 本发明涉及作为高压装置的栅极电介质的凹陷浅沟槽隔离。具体的，本发明揭示一种方法，其包含：形成延伸到半导体衬底中的隔离区；蚀刻所述隔离区的顶部部分，以在所述隔离区中形成凹陷部；和形成延伸到所述凹陷部中且与所述隔离区的下部分重叠的栅极堆叠。在所述栅极堆叠的相对侧上形成源极区和漏极区。所述栅极堆叠、所述源极区和所述漏极区为金属氧化物半导体装置MOS的部分。
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公开(公告)号：CN113764516B
公开(公告)日：2025-03-25
申请号：CN202110254979.5
申请日：2021-03-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体器件及其形成方法。半导体器件包含位于衬底内的阱区。源极区和漏极区布置于阱区的相对侧上的衬底内。栅极电极布置于阱区上方，栅极电极具有布置于衬底的最顶部表面下方且在源极区与漏极区之间延伸的底部表面。沟槽隔离结构包围源极区、漏极区以及栅极电极。栅极介电结构将栅极电极与阱区、源极区、漏极区以及沟槽隔离结构分离。栅极电极结构具有中心部分和拐角部分。中心部分具有第一厚度，且拐角部分具有大于第一厚度的第二厚度。
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公开(公告)号：CN116230640A
公开(公告)日：2023-06-06
申请号：CN202210445953.3
申请日：2022-04-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 一些实施例关于一种集成芯片结构。集成芯片结构包括具有第一组件区与第二组件区的衬底。多个第一晶体管组件配置在第一组件区中且分别包括配置在第一栅极结构的相对侧上的外延源极/漏极区。外延源极/漏极区包括外延材料。多个第二晶体管组件配置在第二组件区中且分别包括配置在第二栅极结构的相对侧上的注入源极/漏极区。虚设区包括一或多个虚设结构。一或多个虚设结构包括包含有外延材料的虚设外延区。
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公开(公告)号：CN109560081B
公开(公告)日：2021-01-29
申请号：CN201811107942.4
申请日：2018-09-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L23/528
Abstract: 在一些实施例中，提供一种集成电路以及一种集成电路的形成方法。此集成电路可包含设置于半导体基板中的内部环形隔离结构。再者，此内部环形隔离结构界定出装置区。设置内部环形井于半导体基板中，并围绕此内部环形隔离结构。配置复数个虚设栅极于内部环形井之上。再者，配置此些虚设栅极于层间介电层中。
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公开(公告)号：CN107895695A
公开(公告)日：2018-04-10
申请号：CN201710741291.3
申请日：2017-08-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3105 , H01L21/321
CPC classification number: H01L21/30604 , H01L21/31053 , H01L29/0653 , H01L29/1054 , H01L29/42368 , H01L29/4916 , H01L29/7833 , H01L21/31051 , H01L21/3212
Abstract: 本发明实施例涉及一种为改善层间介电层经化学机械研磨的碟状效应的悬浮格状冠型多晶硅，具体涉及一种集成电路IC及一种用于制造所述集成电路的方法。多晶硅层形成于衬底的第一区域上方且具有相对于彼此堆积以界定第一堆积密度的多个多晶硅结构。虚拟层形成于所述衬底的第二区域上方且具有相对于彼此堆积以界定第二堆积密度的多个虚拟结构，其中所述第一堆积密度及第二堆积密度基本上是类似的。层间介电层形成于所述衬底的所述第一区域及第二区域上方。在形成所述层间介电层之后，通常由所述第一堆积密度及第二堆积密度抑制与化学机械研磨并发的所述衬底的至少第二区域的碟状效应。
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Patent Agency Ranking
公开(公告)号：CN113764516A
公开(公告)日：2021-12-07
申请号：CN202110254979.5
申请日：2021-03-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/78 , H01L21/28 , H01L21/336
Abstract: 一种半导体器件及其形成方法。半导体器件包含位于衬底内的阱区。源极区和漏极区布置于阱区的相对侧上的衬底内。栅极电极布置于阱区上方，栅极电极具有布置于衬底的最顶部表面下方且在源极区与漏极区之间延伸的底部表面。沟槽隔离结构包围源极区、漏极区以及栅极电极。栅极介电结构将栅极电极与阱区、源极区、漏极区以及沟槽隔离结构分离。栅极电极结构具有中心部分和拐角部分。中心部分具有第一厚度，且拐角部分具有大于第一厚度的第二厚度。
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公开(公告)号：CN109560081A
公开(公告)日：2019-04-02
申请号：CN201811107942.4
申请日：2018-09-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L23/528
Abstract: 在一些实施例中，提供一种集成电路以及一种集成电路的形成方法。此集成电路可包含设置于半导体基板中的内部环形隔离结构。再者，此内部环形隔离结构界定出装置区。设置内部环形井于半导体基板中，并围绕此内部环形隔离结构。配置复数个虚设栅极于内部环形井之上。再者，配置此些虚设栅极于层间介电层中。
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公开(公告)号：CN106935648A
公开(公告)日：2017-07-07
申请号：CN201610815080.5
申请日：2016-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/423
Abstract: 本发明涉及作为高压装置的栅极电介质的凹陷浅沟槽隔离。具体的，本发明揭示一种方法，其包含：形成延伸到半导体衬底中的隔离区；蚀刻所述隔离区的顶部部分，以在所述隔离区中形成凹陷部；和形成延伸到所述凹陷部中且与所述隔离区的下部分重叠的栅极堆叠。在所述栅极堆叠的相对侧上形成源极区和漏极区。所述栅极堆叠、所述源极区和所述漏极区为金属氧化物半导体装置MOS的部分。
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公开(公告)号：CN112992793A
公开(公告)日：2021-06-18
申请号：CN202110180162.8
申请日：2016-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8244 , H01L27/11
Abstract: 本发明实施例涉及间隔件结构及其制造方法。本发明一些实施例揭露一种间隔件结构以及一种其的成形加工方法。第一及第二导电结构形成于衬底上方。形成第一图案化介电层，以覆盖所述第一导电结构以及暴露出所述第二导电结构。形成第二介电层，以覆盖所述第一图案化介电层以及所述第二导电结构的上表面及侧壁。去除放置于所述第一导电结构的上表面以及所述第二导电结构的所述上表面上方的所述第二介电层。放置于所述第一导电结构的所述侧壁上的所述第一图案化介电层以及所述第二介电层形成第一间隔件结构，以及放置于所述第二导电结构的所述侧壁上的所述第二介电层形成第二间隔件结构。所述第一间隔件结构的宽度大于所述第二间隔件结构的宽度。
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公开(公告)号：CN106997848A
公开(公告)日：2017-08-01
申请号：CN201611255915.2
申请日：2016-12-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L29/423
Abstract: 本发明一些实施例揭露一种间隔件结构及其制造方法。第一及第二导电结构形成于衬底上方。形成第一图案化介电层，以覆盖所述第一导电结构以及暴露出所述第二导电结构。形成第二介电层，以覆盖所述第一图案化介电层以及所述第二导电结构的上表面及侧壁。去除放置于所述第一导电结构的上表面以及所述第二导电结构的所述上表面上方的所述第二介电层。放置于所述第一导电结构的所述侧壁上的所述第一图案化介电层以及所述第二介电层形成第一间隔件结构，以及放置于所述第二导电结构的所述侧壁上的所述第二介电层形成第二间隔件结构。所述第一间隔件结构的宽度大于所述第二间隔件结构的宽度。
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