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公开(公告)号：CN120018571A
公开(公告)日：2025-05-16
申请号：CN202411636392.0
申请日：2024-11-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本文公开了用于堆叠器件结构(如互补场效应晶体管(CFET))的栅极介电材料和相关方法。一种示例性方法包括在半导体沟道层上方形成二维(2D)介电材料。在一些实施例中，该方法还包括在2D介电材料上方沉积栅极介电层。在一些示例中，该方法还包括在栅极介电层上方形成金属栅电极。在各种实施例中，偶极子基本上形成在2D介电材料内，其中偶极子被配置为调制半导体器件的阈值电压(Vt)。本申请的实施例还公开一种半导体器件及其制造方法。
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公开(公告)号：CN119967903A
公开(公告)日：2025-05-09
申请号：CN202411593482.6
申请日：2024-11-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H10D84/85
Abstract: 用于形成堆叠晶体管器件的方法包括：诸如通过旋涂沉积来沉积伪材料，以不同于堆叠晶体管器件的第二晶体管来处理第一晶体管。多Vt图案化(其中堆叠器件中的不同晶体管可以具有不同的阈值电压(Vt))可以通过在图案化之前沉积伪材料以选择性控制每个晶体管的Vt而不影响其它晶体管来实施。在顶部‑底部FET堆叠件中，通过沉积伪材料，可以优化工艺以确保堆叠件中的每个晶体管都形成为具有期望的特性。本申请的实施例还涉及形成半导体器件的方法。
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公开(公告)号：CN119905458A
公开(公告)日：2025-04-29
申请号：CN202411512696.6
申请日：2024-10-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528
Abstract: 一种形成半导体结构的方法，包括：在第一介电层中形成导电部件；在导电部件上方形成第二介电层；在第二介电层中形成开口以暴露导电部件的顶面；在导电部件的顶面处形成抑制剂膜；沉积导热层，导热层具有在开口的侧壁上的第一部分和在第二介电层的顶面上的第二部分；去除抑制膜以暴露导电部件的顶面；在开口中和导热层的第二部分上沉积导电材料；去除导电材料的部分以暴露导热层的第二部分；以及在导热层的第二部分和第二介电层上形成第三介电层。本申请的实施例还公开了一种互连结构。
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公开(公告)号：CN119812010A
公开(公告)日：2025-04-11
申请号：CN202411410714.X
申请日：2024-10-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/50 , H01L21/60 , H01L21/48 , H01L23/367 , H01L23/373 , H01L23/498 , H01L23/522
Abstract: 一种形成半导体器件的方法包括在半导体结构上形成包含导热通孔(也称为热通孔、导热柱或热柱)的接合结构。热通孔的材料热导率大于约10W/m·K，被嵌入到接合结构中，该接合结构提供了一从热点区域到衬底的快速散热路径。本申请的实施例还公开了一种半导体器件。
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公开(公告)号：CN118841372A
公开(公告)日：2024-10-25
申请号：CN202410849216.9
申请日：2024-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L21/82 , H01L27/092 , H01L29/06
Abstract: 形成互补场效应晶体管(CFET)器件的方法包括：形成垂直堆叠在鳍上方的多个沟道区域；在多个沟道区域的第一子集和多个沟道区域的第二子集之间形成隔离结构；在多个沟道区域和隔离结构周围形成栅极介电材料；在栅极介电材料周围形成功函材料；在功函材料周围形成含硅钝化层；在形成含硅钝化层之后，去除含硅钝化层的设置在多个沟道区域的第一子集周围的第一部分，并且保留含硅钝化层的设置在多个沟道区域的第二子集周围的第二部分；以及在去除含硅钝化层的第一部分之后，在多个沟道区域周围形成栅极填充材料。本申请的实施例还涉及互补场效应晶体管器件。
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Patent Agency Ranking
公开(公告)号：CN118231406A
公开(公告)日：2024-06-21
申请号：CN202410215879.5
申请日：2024-02-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/82 , H01L29/06 , H01L29/423
Abstract: 一种半导体器件，包括在第一栅极堆叠件的背侧上的背侧栅极蚀刻停止层(ESL)，其中多个第一纳米结构与背侧栅极ESL重叠。背侧栅极ESL可以包括高k介电材料。半导体器件还包括在第一源极/漏极区之间延伸的多个第一纳米结构和在多个第一纳米结构上方并在第二源极/漏极区之间伸展的多个第二纳米结构。第一栅极堆叠件设置在多个第一纳米结构周围，并且在第一栅极堆叠件上方的第二栅极堆叠件设置于多个第二纳米结构周围。背侧栅极接触件延伸穿过背侧栅极ESL以电耦合到第一栅极堆叠件。本申请的实施例还公开了一种形成半导体器件的方法。
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公开(公告)号：CN118197376A
公开(公告)日：2024-06-14
申请号：CN202410189456.0
申请日：2024-02-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/412 , G11C11/413
Abstract: 本申请的实施例公开了SRAM单元、存储器中计算器件和操作基于SRAM的电路的方法。SRAM单元包括交叉耦合到第二反相器的第一反相器。第一反相器包括第一上拉晶体管和第一下拉晶体管，其具有限定第一储存节点的耦合漏极。SRAM单元还包括第一N型通过门晶体管，其具有耦合到写入位线的第一漏极、耦合到第一储存节点的第一源极以及耦合到第一写入字线的第一栅极。SRAM单元还包括第一P型通过门晶体管，其具有耦合到写入位线的第二漏极和耦合到第一储存节点的第二源极。SRAM单元还包括P型晶体管，该P型晶体管具有耦合到第一P型通过门晶体管的第二栅极的第三漏极、耦合到第二写入字线的第三源极和耦合到使能信号的第三栅极。
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公开(公告)号：CN118173561A
公开(公告)日：2024-06-11
申请号：CN202410084681.8
申请日：2024-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L23/48
Abstract: 方法包括：形成包括交替设置的伪层和半导体层的多层堆叠件；以及在多层堆叠件的侧壁和顶面上形成多个伪栅极堆叠件。多个伪栅极堆叠件中的两个彼此紧邻，并且在它们之间具有间隔。在多层堆叠件中形成第一源极/漏极区域和第二源极/漏极区域，第二源极/漏极区域与第一源极/漏极区域重叠。方法还包括：用多个替换栅极堆叠件替换多个伪栅极堆叠件；用第一介电隔离区域替换多个替换栅极堆叠件中的第一个；在间隔中形成深接触插塞；在深接触插塞上方形成前侧通孔；以及在深接触插塞下方形成背侧通孔，其中，前侧通孔通过深接触插塞电连接至背侧通孔。本申请的实施例还涉及半导体结构及其形成方法。
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公开(公告)号：CN118173506A
公开(公告)日：2024-06-11
申请号：CN202410178580.7
申请日：2024-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L27/092
Abstract: 本文公开了用于堆叠器件结构的接合和隔离技术。示例性方法包括：在第一器件组件上形成第一绝缘层；在第二器件组件上形成第二绝缘层；以及接合第一绝缘层和第二绝缘层。接合提供了堆叠结构，堆叠结构包括位于第二器件组件上方的第一器件组件以及它们之间的隔离结构(由接合至第二绝缘层的第一绝缘层形成)。隔离结构包括具有第一成分的第一部分和具有与第一成分不同的第二成分的第二部分。方法还包括处理堆叠结构以形成设置在第二器件上方的第一器件，其中隔离结构将第一器件和第二器件分隔开。第一绝缘层和第二绝缘层可以包括相同或不同的材料。本申请的实施例还涉及堆叠器件结构及其形成方法。
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公开(公告)号：CN118116973A
公开(公告)日：2024-05-31
申请号：CN202410178479.1
申请日：2024-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L23/367 , H01L23/48 , H01L23/528
Abstract: 一种半导体器件，包括器件层，所述器件层包括第一晶体管；在所述器件层的前侧上的第一互连结构；以及在器件层的背侧上的第二互连结构。第二互连结构包括电源导轨。该器件还包括接合到第一互连结构的载体衬底和接触载体衬底的第一散热层。本申请的实施例还提供了一种制造半导体器件的方法。
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