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公开(公告)号：CN112116937B
公开(公告)日：2023-02-03
申请号：CN202011023036.3
申请日：2020-09-25
Applicant: 安徽大学
IPC: G11C11/417
Abstract: 本发明公开了一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，包括双字线的8T SRAM单元，具体由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的反相器，反相器的一端接Q另一端接QB；字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR，另一对NMOS晶体管和PMOS晶体管的控制开关分别接信号WLL_VICE和WLR_VICE；或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在单元和WLL_VICE中，计算结果由RBL是否放电来体现。该电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。
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公开(公告)号：CN111883192B
公开(公告)日：2023-02-03
申请号：CN202010698812.3
申请日：2020-07-20
Applicant: 安徽大学
Abstract: 本发明公开了一种基于9T SRAM单元在内存实现汉明距离计算的电路及9T SRAM单元，先将目标二进制数据存储到N行N列内存单元中，再将与之比较的N位二进制数据输入到字线信号WL或位线BL、BLB中，通过脉冲调制信号实现外部数据与存储器内的多列或多行数据的汉明距离计算。由于在该计算过程中所有的存储单元可以同时参与计算，因此有着很高的计算效率，同时可以减少在数据传输过程消耗的能量，并且可以提高计算时数据的吞吐率，不需要将数据读出SRAM从而能大大降低功耗。
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公开(公告)号：CN115472196A
公开(公告)日：2022-12-13
申请号：CN202211124008.X
申请日：2022-09-15
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明公开了一种在内存中实现迭代式或计算的10T SRAM电路，所述电路以10TSRAM单元为基本单元设置n行n列的内存单元，每个10T SRAM单元包括上半部分、中间部分和下半部分，PMOS晶体管M1和M2，NMOS晶体管M3和M4构成上半部分；NMOS晶体管M5和M6构成中间部分；PMOS晶体管M7和M8，NMOS晶体管M9和M10构成下半部分；上半部分和下半部分作为两个4T SRAM单元存储，中间部分作为开关使用。该电路不仅能够实现多行数据的或计算，也能实现一个单元存储上下均可存储数据的功能，打破了空间上对计算的限制。
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公开(公告)号：CN111880763B
公开(公告)日：2022-12-02
申请号：CN202010677209.7
申请日：2020-07-14
Applicant: 安徽大学
Abstract: 本发明公开了一种在内存中实现带有正负数乘加的SRAM电路，通过将多个乘数存入一列单元中，多个被乘数通过SRAM的字线WL输入，与单元内的相应的乘数进行乘法运算，再将每组乘得的结果累加在位线上，可直接通过位线电压得出乘加的结果。另外添加了一列参考列以判断计算结果是正数还是负数，以实现正负数的乘法。
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公开(公告)号：CN115295042A
公开(公告)日：2022-11-04
申请号：CN202210942405.1
申请日：2022-08-08
Applicant: 安徽大学
IPC: G11C11/411
Abstract: 本发明涉及一种RHC‑16T抗辐射SRAM单元、芯片和模块。一种基于极性加固技术的RHC‑16T抗辐射SRAM单元包括四个PMOS晶体管P1～P4和十二个NMOS晶体管N1～N12；位线BL与N9和N11源极电连接，位线BLB与N10和N12源极电连接；字线WL与N9、N10、N11和N12栅极电连接；N9的漏极与P2的漏极电连接，N10的漏极与P1的漏极电连接，N11的漏极与N3的漏极电连接，N12的漏极与N4的漏极电连接。本发明通过在P3、N7和P4、N8中间分别加入N3和N4来阻断反馈环路，提高单元的稳定性，令单元有着就较快的读写速度，较高的稳定性以及较强的抗辐射性能。
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Patent Agency Ranking
公开(公告)号：CN115295041A
公开(公告)日：2022-11-04
申请号：CN202210942402.8
申请日：2022-08-08
Applicant: 安徽大学
IPC: G11C11/411
Abstract: 本发明涉及一种PLM‑14T抗辐照SRAM存储单元电路。一种PLM‑14T抗辐照SRAM存储单元电路包括十个NMOS晶体管N1～N10和四个PMOS晶体管P1～P4；P1和P2以及P3和P4交叉耦合，N1和N2对应着P1和P2作为下拉管，N3和N4对应着P3和P4作为下拉管，N5和N6构成调节存储节点的反馈回路；主存储节点Q与QB通过N7与N8分别与位线BL和BLB相连，冗余存储节点S1与S0通过N9与N10别与位线BL和BLB相连。本发明的存储节点采用双下拉回路来起到反馈调节作用，增强了电路存储节点的抗翻转能力。同时该电路使用四个传输晶体管进行读写，提高了单元的数据写入速度以及写噪声容限。
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公开(公告)号：CN111863054B
公开(公告)日：2022-11-01
申请号：CN202010811687.2
申请日：2020-08-13
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。灵敏放大器包括：放大模块；控制模块，与放大模块电连接；其中，在灵敏放大器的失调补偿阶段，控制模块用于将放大模块配置为包括二极管结构、电流镜结构和输入输出相连的反相器；在灵敏放大器的第一放大阶段，控制模块用于将放大模块配置为反相器。本公开可以实现灵敏放大器的失调补偿，进而提高半导体存储器的性能。
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公开(公告)号：CN111863052B
公开(公告)日：2022-11-01
申请号：CN202010734502.2
申请日：2020-07-27
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块，放大模块用于读取第一位线或第二位线上存储单元的数据；第一偏移电压存储单元和第二偏移电压存储单元，分别与放大模块电连接；其中，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第一偏移电压存储单元中；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第二偏移电压存储单元中。本公开可以实现灵敏放大器的偏移消除。
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公开(公告)号：CN115051698A
公开(公告)日：2022-09-13
申请号：CN202210695673.8
申请日：2022-06-20
Applicant: 安徽大学
IPC: H03K17/28 , H03K17/687
Abstract: 本发明涉及适用于低功耗芯片的延时电路、模块、芯片及延时方法。延时电路包括：缓冲器、级联的N个延时单元、N个漏电单元、N个负载电容。延时单元包括PMOS管PM1和NMOS管NM1，漏电单元包括PMOS管PM5。PM1的栅极和NM1的栅极连接并作为延时单元的输入端，PM1的源极和PM5的栅极连接，NM1的源极、负载电容的下极板和PM5的漏极连接，PM1的漏极、NM1的漏极、PM5的源极和负载电容的上极板连接作为延单元的输出端，缓冲器的输入端连接位于末级的延时单元的输出端。本发明在电压源上电或下电时，通过漏电单元自适应地及时将多余电荷泄放，从而保证正确的延时功能和延时大小。
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公开(公告)号：CN114758700A
公开(公告)日：2022-07-15
申请号：CN202210257495.0
申请日：2022-03-16
Applicant: 安徽大学
IPC: G11C11/416
Abstract: 本发明公开了一种读写分离的12T TFET SRAM单元电路，包括八个NTFET晶体管和四个PTFET晶体管，其中PTFET晶体管P3和NTFET晶体管N3组成反相器，PTFET晶体管P4和NTFET晶体管N4组成另一个反相器；且PTFET晶体管P1和P2作为写操作时的上拉电路结构；NTFET晶体管N1、N2、N5、N6构成写电路部分，能消除TFET作为SRAM传输管时出现的正偏电压所造成的正偏漏电流问题；NTFET晶体管N7和N8构成读电路部分。上述电路不仅提高了SRAM单元的写能力，而且还消除了当TFET用作SRAM单元的传输晶体管时出现正向偏置漏电流泄漏的问题。
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