公开(公告)号：CN112116937B

公开(公告)日：2023-02-03

申请号：CN202011023036.3

申请日：2020-09-25

Applicant: 安徽大学

Inventor： 蔺智挺 ,  蔡江涛 ,  张劲 ,  彭春雨 ,  卢文娟 ,  吴秀龙 ,  赵强 ,  陈军宁

IPC: G11C11/417

Abstract: 本发明公开了一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，包括双字线的8T SRAM单元，具体由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的反相器，反相器的一端接Q另一端接QB；字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR，另一对NMOS晶体管和PMOS晶体管的控制开关分别接信号WLL_VICE和WLR_VICE；或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在单元和WLL_VICE中，计算结果由RBL是否放电来体现。该电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。

公开(公告)号：CN112116937A

公开(公告)日：2020-12-22

申请号：CN202011023036.3

申请日：2020-09-25

Applicant: 安徽大学

Inventor： 蔺智挺 ,  蔡江涛 ,  张劲 ,  彭春雨 ,  卢文娟 ,  吴秀龙 ,  赵强 ,  陈军宁

IPC: G11C11/417

Abstract: 本发明公开了一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，包括双字线的8T SRAM单元，具体由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的反相器，反相器的一端接Q另一端接QB；字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR，另一对NMOS晶体管和PMOS晶体管的控制开关分别接信号WLL_VICE和WLR_VICE；或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在单元和WLL_VICE中，计算结果由RBL是否放电来体现。该电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。