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公开(公告)号：CN113314174B
公开(公告)日：2023-02-03
申请号：CN202110490070.X
申请日：2021-05-06
Applicant: 安徽大学
IPC: G11C11/413 , G06F7/523
Abstract: 本发明公开了一种用于SRAM阵列的列移位多位乘法二进制分解运算的电路结构，所述电路包括N列6T SRAM单元组成的SRAM阵列、K个开关Sk构成的开关组、M个存储电容构成的存储电容组Cm；被乘数X的二进制位存储在同一行中相邻的n个6T SRAM单元内；乘数Y的二进制位以字线使能脉冲组合的形式来表示；高低位对应存储位置，位线在各存储电容间的移位依靠K个开关Sk构成的开关组完成；乘法运算结果的存储依靠M个存储电容构成的存储电容组Cm完成。利用该电路能够正确完成多位乘法运算，同时能够保证高LSB电压差，简化乘数的设置，增强A/D模块的可识别性，拓展运算位数。
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Patent Agency Ranking
公开(公告)号：CN112071343B
公开(公告)日：2022-09-13
申请号：CN202010831388.5
申请日：2020-08-18
Applicant: 安徽大学
IPC: G11C11/413 , G06F7/523
Abstract: 本发明公开了一种在存储器中结合电容实现乘法的SRAM电路结构，通过将被乘数与乘数分别存储在6T SRAM单元与WL内，被乘数的十进制数值由单元的6T SRAM WL开启时间决定，乘数数值的正负由左字线(WL Left，缩写为WLL)开启还是右字线(WL Right，缩写为WLR)开启决定。被乘数的正负由冗余列输出的参考电压决定，乘数的十进制数值分解为二进制按照高位到低位的顺序从左至右存储在同一行的相邻单元中，并通过与复用电容相结合实现高低位权值设置。上述结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。
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公开(公告)号：CN113314174A
公开(公告)日：2021-08-27
申请号：CN202110490070.X
申请日：2021-05-06
Applicant: 安徽大学
IPC: G11C11/413 , G06F7/523
Abstract: 本发明公开了一种用于SRAM阵列的列移位多位乘法二进制分解运算的电路结构，所述电路包括N列6T SRAM单元组成的SRAM阵列、K个开关Sk构成的开关组、M个存储电容构成的存储电容组Cm；被乘数X的二进制位存储在同一行中相邻的n个6T SRAM单元内；乘数Y的二进制位以字线使能脉冲组合的形式来表示；高低位对应存储位置，位线在各存储电容间的移位依靠K个开关Sk构成的开关组完成；乘法运算结果的存储依靠M个存储电容构成的存储电容组Cm完成。利用该电路能够正确完成多位乘法运算，同时能够保证高LSB电压差，简化乘数的设置，增强A/D模块的可识别性，拓展运算位数。
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公开(公告)号：CN112071343A
公开(公告)日：2020-12-11
申请号：CN202010831388.5
申请日：2020-08-18
Applicant: 安徽大学
IPC: G11C11/413 , G06F7/523
Abstract: 本发明公开了一种在存储器中结合电容实现乘法的SRAM电路结构，通过将被乘数与乘数分别存储在6T SRAM单元与WL内，被乘数的十进制数值由单元的6T SRAM WL开启时间决定，乘数数值的正负由左字线(WL Left，缩写为WLL)开启还是右字线(WL Right，缩写为WLR)开启决定。被乘数的正负由冗余列输出的参考电压决定，乘数的十进制数值分解为二进制按照高位到低位的顺序从左至右存储在同一行的相邻单元中，并通过与复用电容相结合实现高低位权值设置。上述结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。
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公开(公告)号：CN112116937B
公开(公告)日：2023-02-03
申请号：CN202011023036.3
申请日：2020-09-25
Applicant: 安徽大学
IPC: G11C11/417
Abstract: 本发明公开了一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，包括双字线的8T SRAM单元，具体由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的反相器，反相器的一端接Q另一端接QB；字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR，另一对NMOS晶体管和PMOS晶体管的控制开关分别接信号WLL_VICE和WLR_VICE；或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在单元和WLL_VICE中，计算结果由RBL是否放电来体现。该电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。
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公开(公告)号：CN112116937A
公开(公告)日：2020-12-22
申请号：CN202011023036.3
申请日：2020-09-25
Applicant: 安徽大学
IPC: G11C11/417
Abstract: 本发明公开了一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，包括双字线的8T SRAM单元，具体由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的反相器，反相器的一端接Q另一端接QB；字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR，另一对NMOS晶体管和PMOS晶体管的控制开关分别接信号WLL_VICE和WLR_VICE；或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在单元和WLL_VICE中，计算结果由RBL是否放电来体现。该电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。
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