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公开(公告)号：CN111880763B
公开(公告)日：2022-12-02
申请号：CN202010677209.7
申请日：2020-07-14
Applicant: 安徽大学
Abstract: 本发明公开了一种在内存中实现带有正负数乘加的SRAM电路，通过将多个乘数存入一列单元中，多个被乘数通过SRAM的字线WL输入，与单元内的相应的乘数进行乘法运算，再将每组乘得的结果累加在位线上，可直接通过位线电压得出乘加的结果。另外添加了一列参考列以判断计算结果是正数还是负数，以实现正负数的乘法。
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公开(公告)号：CN112071344A
公开(公告)日：2020-12-11
申请号：CN202010910710.3
申请日：2020-09-02
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种用于提高内存内计算线性度和一致性的电路，包括具有双字线的6T SRAM存储阵列、字线控制模块、模式选择模块、时序控制模块、预充模块、电流镜模块、开关模块和缓冲器模块，6T SRAM存储阵列分别与所述预充模块、字线控制模块、缓冲器模块相连接；时序控制模块分别与所述预充模块、开关模块、电流镜模块相连接；电流镜模块与所述缓冲器模块相连接；利用电流镜模块将位线BL上的电压进行钳位，阻止位线BL上的电压降低并镜像单元的读取电流，最后转换为电压再通过所述缓冲器模块输出作为最终的计算结果。上述电路能够实现高线性度和高一致性的内存内计算，从而极大提高了内存内计算的实用性。
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公开(公告)号：CN112071344B
公开(公告)日：2023-02-03
申请号：CN202010910710.3
申请日：2020-09-02
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种用于提高内存内计算线性度和一致性的电路，包括具有双字线的6T SRAM存储阵列、字线控制模块、模式选择模块、时序控制模块、预充模块、电流镜模块、开关模块和缓冲器模块，6T SRAM存储阵列分别与所述预充模块、字线控制模块、缓冲器模块相连接；时序控制模块分别与所述预充模块、开关模块、电流镜模块相连接；电流镜模块与所述缓冲器模块相连接；利用电流镜模块将位线BL上的电压进行钳位，阻止位线BL上的电压降低并镜像单元的读取电流，最后转换为电压再通过所述缓冲器模块输出作为最终的计算结果。上述电路能够实现高线性度和高一致性的内存内计算，从而极大提高了内存内计算的实用性。
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公开(公告)号：CN111880763A
公开(公告)日：2020-11-03
申请号：CN202010677209.7
申请日：2020-07-14
Applicant: 安徽大学
Abstract: 本发明公开了一种在内存中实现带有正负数乘加的SRAM电路，通过将多个乘数存入一列单元中，多个被乘数通过SRAM的字线WL输入，与单元内的相应的乘数进行乘法运算，再将每组乘得的结果累加在位线上，可直接通过位线电压得出乘加的结果。另外添加了一列参考列以判断计算结果是正数还是负数，以实现正负数的乘法。
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