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公开(公告)号：CN111913097B
公开(公告)日：2022-11-29
申请号：CN202010872819.2
申请日：2020-08-26
Applicant: 西安微电子技术研究所
IPC: G01R31/28
Abstract: 本发明公开了一种用于测试SoC功能的测试电路、测试方法和SoC，当测试模式控制寄存器配置SoC为测试模式时，管脚复用选择模块切换并行PROM复用管脚选择片外测试用并行PROM接口，此时：片内测试加载程序控制器用于通过片外测试用并行PROM接口加载SoC功能测试程序，并用于将加载的SoC功能测试程序搬运至片内存储器控制器中的片内SRAM；处理器用于执行片内SRAM中的SoC功能测试程序，进行SoC功能测试。本发明可在不增加SoC管脚数的情况下，实现测试程序并行加载，从而可在ATE测试机台上快速完成SoC功能测试，降低电路测试成本。
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公开(公告)号：CN110008162B
公开(公告)日：2022-05-17
申请号：CN201910232887.X
申请日：2019-03-26
Applicant: 西安微电子技术研究所
IPC: G06F13/40
Abstract: 本发明的缓冲接口电路，包括通道一访问控制模块、通道二访问控制模块、通道选择寄存器、MUX单元、同步一模块、同步二模块、双端口缓冲区和外设访问缓冲区控制模块；通道一访问控制模块和通道二访问控制模块一端分别对应连接片内一级总线和片内二级总线，另一端通过MUX单元选择后与双端口缓冲区连接；通道一访问控制模块和通道二访问控制模块分别通过同步一模块和同步二模块与外设访问缓冲区控制模块进行控制信息交互；外设访问缓冲区控制模块的一端连接双端口缓冲区，另一端连接外设模块；实现片内多级总线和外设的高效率数据交互，在保证传输正确可靠的前提下提升性能和效率，有效的解决了内部多级总线主机和外设接口之间数据高效率传输的问题。
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公开(公告)号：CN113946479A
公开(公告)日：2022-01-18
申请号：CN202111275747.4
申请日：2021-10-29
Applicant: 西安微电子技术研究所
IPC: G06F11/22 , G06F11/263 , G06F30/34
Abstract: 本发明公开了一种基于RISC‑V调试协议的Trigger链长度限制结构及其方法，定义Trigger序列中Trigger数量为n，n≥1，将Trigger按顺序编号为1、2、…，n，Trigger链长度上限为m，1≤m≤n；定义D触发器Trigger_i_chain为编号i的Trigger的链配置信号寄存器，输出为链配置信号chain_i，表示Trigger是否与后继Trigger相链接，为高电平表示该Trigger与后继Trigger链接有效，为低电平表示Trigger与后继Trigger链接无效。本发明实现方法明确，逻辑简单，信号延迟低。
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公开(公告)号：CN113946368A
公开(公告)日：2022-01-18
申请号：CN202111275421.1
申请日：2021-10-29
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种基于RISC‑V指令集的三级流水线架构，包括取指级模块、译码级模块、执行级模块和寄存器文件；将原来第二级流水，分成了第二级和第三级流水，使第二级流水逻辑降低，有利于主频的提升。本发明通过对当前指令的源、目的寄存器与流水线中目的寄存器进行相关性译码，控制到达后续执行级的指令流，如相关，停顿流水线，如无关，将译码级指令发送至执行级，保证乱序交付下，处理器功能执行的正确性。本发明的架构采用长周期指令并行执行、乱序交付的快速执行方式，允许load/store及除法等执行时间较长的长周期指令，在资源不冲突情况下，可以与ALU，以及其他长周期指令并行执行，加快处理器执行性能。
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公开(公告)号：CN111324383A
公开(公告)日：2020-06-23
申请号：CN202010131301.3
申请日：2020-02-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于RISC-V指令扩展的安全协处理器结构，专用指令执行单元和通用指令执行单元分别与输出结果控制连接，处理器主流水线译码级给出的安全指令编码逻辑根据指令编码进行详细译码并将指令发送给专用指令执行单元或通用指令执行单元，指令执行完毕后通过输出结果控制逻辑将运算结果输出给处理器主流水线的写回级，由处理器主流水线实现通用寄存器的写回操作。本发明不仅避免了指令集授权问题，同时有效降低了对原始处理器的侵入性，并且扩大了对加解密算法的适用范围，具有较高的应用价值。
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Patent Agency Ranking
公开(公告)号：CN111275180A
公开(公告)日：2020-06-12
申请号：CN202010130325.7
申请日：2020-02-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种降低深度神经网络数据迁移及功耗的卷积运算结构，包括乘法器和加法器，乘法器的输入端分别连接多路复选器MUX1和多路复选器MUX2，乘法器的输出端与多路复选器MUX1的输出端经多路复选器MUX3与加法器的输入端连接，加法器的输入端还连接有多路复选器MUX4的输入端，多路复选器MUX1、多路复选器MUX2、乘法器、多路复选器MUX3、多路复选器MUX4的输出端和加法器的输入端分别连接寄存器reg1，加法器的输出端连接寄存器reg2，寄存器reg2的输出端连接多路复选器MUX4的输入端，用于实现卷积运算的乘累加操作。本发明适用于当前所有卷积神经网络模型，在最大程度满足数据并行度的前提下，有效降低了全局计算的动态功耗，控制结构简单，具有极强的通用性。
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公开(公告)号：CN109981431A
公开(公告)日：2019-07-05
申请号：CN201910198926.9
申请日：2019-03-15
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种CAN总线控制器数据存储电路及数据存储方法，通过设置信息处理模块实现CAN内核数据缓冲区与邮箱间的数据交互；寄存器和邮箱访问模块实现处理器与邮箱间的信息交互；RAM访问仲裁模块控制对邮箱的访问；本发明采用一块双端口RAM，该双端口RAM分为128个邮箱，通过信息处理模块的控制，使得对于任何一个发送邮箱，如果发送ID、帧信息无需改变，则每次仅需更新数据位即可；对于一个接收邮箱而言，接收的数据被处理器读出后，处理器可通过镜像寄存器，对其ID和mask位进行重新配置，以使该邮箱可以接收新的ID节点的数据；通过将邮箱进行编号存储数据，使得处理器能够明确知道数据来自哪个邮箱，无需进行ID译码。
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公开(公告)号：CN108829373A
公开(公告)日：2018-11-16
申请号：CN201810533118.9
申请日：2018-05-25
Applicant: 西安微电子技术研究所
IPC: G06F5/06
Abstract: 本发明一种异步fifo实现电路，包括fifo控制模块，以及基于异步时钟clk1和clk2设置的基于clk1的同步fifo1和基于clk2的同步fifo2；同步fifo1和同步fifo2中的数据宽度相同；fifo控制模块包括与基于clk1的同步fifo1交互的fifo1状态控制模块，与基于clk2的同步fifo2交互的fifo2状态控制模块，以及跨时钟域脉冲转换模块；fifo1状态控制模块和fifo2状态控制模块用于根据电路的输入信号分别对同步fifo1和同步fifo2进行状态控制；状态控制包括IDLE态、WR态和RD态；跨时钟域脉冲转换模块用于clk1时钟域和clk2时钟域之间脉冲信号的转换。
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公开(公告)号：CN108763148A
公开(公告)日：2018-11-06
申请号：CN201810549646.3
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: G06F15/78
CPC classification number: G06F15/7807 , G06F15/7817
Abstract: 本发明提供一种支持上注的容错存储器控制器，基于EDAC纠检错算法，将PROM和SRAM的统一控制模式分解为数据域和校验域的独立控制模式，从而构建了支持星载微处理器程序运行和校验元上注并行执行的模式。通过采用纠检错设计结构与可独立控制的配置寄存器相结合的策略，实现了空间程序的上注，在微处理器的存储器控制器中集成了用于纠检错的EDAC编码器和解码器，采用独立控制的编程模式，本发明具有显著的可扩展性，其不局限于片外存储器的类型、容量、数量，可以扩展编程配置寄存器而支持更多数量的外接存储器，具有良好的可移植性和可复用性，构成了可复用的IP，用于SoC系统快速设计。
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公开(公告)号：CN120012175A
公开(公告)日：2025-05-16
申请号：CN202510101300.7
申请日：2025-01-22
Applicant: 西安微电子技术研究所
IPC: G06F21/76 , G06F21/60 , G06N3/063 , G06N3/0464
Abstract: 本发明属于计算机硬件加速技术领域，涉及一种基于软硬件协同的神经网络加速器授权方法、系统和设备。本发明通过获取现场可编程门阵列的DNA码，确保了后续加密和解码操作的针对性；对现场可编程门阵列的DNA码进行两个级别的加密得到授权码，增强了授权码的安全性；在获取到神经网络加速器运行指令后，对授权码进行两个级别的解码得到最终结果数据；对比最终结果数据与现场可编程门阵列的DNA码，若最终结果数据与现场可编程门阵列的DNA码相同，则授权启动神经网络加速器，否则神经网络加速器进入授权失败状态，从而防止未经授权的访问和使用。本发明有利于实现加密授权安全性和硬件资源利用之间的优化平衡，有利于优化神经网络加速器的运行速率。
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