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公开(公告)号：CN110677220B
公开(公告)日：2022-06-14
申请号：CN201910846462.8
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及高速互连网络中远程主存访问协议技术领域，具体为一种基于多轨冗余应答的RDMA消息机制及其实现装置。一种基于多轨冗余应答的RDMA消息机制，包括1）消息发起方采用多消息并行拆分，不同消息的数据包之间、相同消息的数据包之间均乱序发送上网；2）消息的每一个请求包均设置编码信息，消息接收方根据编码信息进行数据量计数；3）每一请求包的接收不产生响应包，当消息的最后一个请求包接收完成时产生响应包并返回给消息发起方，消息发起方自行产生消息完成通知；4）消息的响应包以复制多份的方式通过多个网络通道发送。本申请提出的RDMA消息机制采用消息级多轨冗余应答，确保消息可靠传输的同时又减少应答包的数量，提升了网络传输的效率。
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公开(公告)号：CN112100019B
公开(公告)日：2021-03-23
申请号：CN201910863431.3
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开一种面向大规模系统的多源故障协同分析定位方法，包括以下步骤：S1、对各故障监测模块采集到的故障进行统一分类，给每个故障定义一个故障编码Fid，给每个故障定义上下关联列表Fuplist和Fdownlist，上关联列表Fuplist包含一组会诱发该故障的故障编码Fid，下关联列表Fdownlist包含一组该故障会诱发的故障的Fid；S2、故障分析系统接收来自各故障监测模块发送过来的故障，形成一个当前故障列表；S3、故障分析系统对当前故障列表进行上下关联分析；S10、故障分析系统实现对一个故障Fk的精确定位，跳转S4。本发明提高了系统故障自动分析定位能力，解决了大规模并行系统故障的准确定位难题。
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公开(公告)号：CN110678024B
公开(公告)日：2020-12-11
申请号：CN201910871998.5
申请日：2019-09-16
Applicant: 无锡江南计算技术研究所
IPC: G06F1/18
Abstract: 一种高密度正交拔插多中板高精度靶向对位框架装置，包括顶板、底板、背板、第一导轨板和第二导轨板，所述顶板、所述底板各自均包括中间面板和位于中间面板的水平两侧的两个旁侧面板，所述背板用于定位安装电源板及中板，所述第一导轨板用于安装计算插件，所述第二导轨板用于安装网络插件。本发明结构紧凑、使用方便，单个超节点256个计算节点和网络实现了紧密互联和高密度组装，网络前后正交互联、拔插，针对多中板安装形式能够实现高精度靶向精准定位安装，网络垂直插件的网络布线以及水路走向无干涉。
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公开(公告)号：CN110727584A
公开(公告)日：2020-01-24
申请号：CN201910850481.8
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
IPC: G06F11/36
Abstract: 一种处理器硅前验证用的RTL与参考模型实时比较方法，属于中央处理器芯片硅前功能正确性验证技术领域。方法包括步骤S01，当监测到RTL的通用寄存器回写信号时，将RTL回写的值记录于Testbench中的RTL缓冲内；步骤S02，比较Testbench中的RTL缓冲中条目和Testbench中参考模型缓冲中条目，若相等，则返回步骤S01，若不相等，则报错退出。本发明能够支持不同体系结构的处理器运行结果的正确性的实时比较，可在处理器的正确性验证中实现指令级的精确结果比较，提高验证环境构建速度和可靠性，提高处理器验证效率，降低处理器验证的难度和门槛。
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公开(公告)号：CN110727401A
公开(公告)日：2020-01-24
申请号：CN201910846714.7
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F3/06
Abstract: 一种访存系统，计算机体系结构与处理器微结构设计技术领域。系统包括存储控制器和存储器；存储器为由两组存储颗粒构成的128位存储器，每组存储颗粒为64位；存储控制器包括用户接口、第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1；用户接口用于接收上层访存请求并将其分发至第一控制通路CCH0、第二控制通路CCH1、第一数据通路DCH0和第二数据通路DCH1，之后负责收集响应并返回；在单通道模式下，第一控制通路CCH0或第二控制通路CCH1用于同时管理第一数据通路DCH0和第二数据通路DCH1；在双通道模式下，第一控制通路CCH0和第二控制通路CCH1分别管理第一数据通路DCH0和第二数据通路DCH1。本发明能灵活配置成支持高可靠的应用场景和高带宽的应用场景。
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Patent Agency Ranking
公开(公告)号：CN110704362A
公开(公告)日：2020-01-17
申请号：CN201910864444.2
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F15/173
Abstract: 本发明提供一种处理器阵列局部存储混合管理技术，属于计算机体系结构和处理器微结构技术领域。该处理器阵列局部存储混合管理技术包括如下步骤：S1：将阵列处理器中每个核心的片上局部存储（LDM）被划分为第一类区域、第二类区域和第三类区域；S2：将第一类区域设定为用以保存本地私有数据、其具体编址仅对本核心的应用程序可见的私有存储空间；S3：将第二类区域设定为用以保存多个核心的共享数据、其具体编址对多个核心的应用程序可见的共享存储空间；S4：将第三类区域设定为用以映射到整个主存空间、采用Cache的方式管理以使本核心的应用程序对可Cache空间的访问可见的Cache存储空间。本发明针对应用特征进行灵活配置，高效发挥应用的实际运行性能。
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公开(公告)号：CN110677220A
公开(公告)日：2020-01-10
申请号：CN201910846462.8
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: H04L1/16 , H04L1/22 , H04L12/801
Abstract: 本发明涉及高速互连网络中远程主存访问协议技术领域，具体为一种基于多轨冗余应答的RDMA消息机制及其实现装置。一种基于多轨冗余应答的RDMA消息机制，包括1）消息发起方采用多消息并行拆分，不同消息的数据包之间、相同消息的数据包之间均乱序发送上网；2）消息的每一个请求包均设置编码信息，消息接收方根据编码信息进行数据量计数；3）每一请求包的接收不产生响应包，当消息的最后一个请求包接收完成时产生响应包并返回给消息发起方，消息发起方自行产生消息完成通知；4）消息的响应包以复制多份的方式通过多个网络通道发送。本申请提出的RDMA消息机制采用消息级多轨冗余应答，确保消息可靠传输的同时又减少应答包的数量，提升了网络传输的效率。
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公开(公告)号：CN110677043A
公开(公告)日：2020-01-10
申请号：CN201910863470.3
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及电源控制技术领域，尤其涉及一种输出电压自适应调节的多相DCDC电源控制电路。包括CPU核心电源、处理器、自适应电压定位电路、数字环路补偿电路，CPU核心电源依据获取的处理器的检测电压与设定电压值的对比结果调节输出电压，数字环路补偿电路依据处理器的外部电压与设定电压值的对比结果补偿输出电压，自适应电压定位电路依据检测电路调节设定电压值。现有技术中，当核心电源对处理器的输出电流快速变化时，核心电源的相应速度不足，将导致输出电压波动过大。相较于现有技术，本发明通过CPU核心电源、自适应电压定位电路、数字环路补偿电路三者的配合使得当输出电流快速变化时，输出电压能够维持稳定。
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公开(公告)号：CN110601996A
公开(公告)日：2019-12-20
申请号：CN201910841876.1
申请日：2019-09-06
Applicant: 无锡江南计算技术研究所
IPC: H04L12/819 , H04L12/801 , H04L12/803 , H04L12/863
Abstract: 一种采用令牌保底分布式贪心算法的环网防饥饿流控方法，属于分布控制环网流控技术领域。方法包括步骤S01,当监测到环网的网上状态为空闲时，本地节点发送报文上网；步骤S02,本地节点在一定时间后仍未能传送报文时，请求网上正在传送报文的微片携带对应令牌；步骤S03,环网上传送报文的微片依次传送，微片传送至目标节点后下网，令牌绕环网传送回到本地节点并失效；其中，在微片自本地节点传送至目标节点的路径中的其他节点不能上网。本发明在不增加额外缓冲资源的前提下，避免饥饿问题、平衡各节点负载，优化环网的性能和可实现性。
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公开(公告)号：CN103377141B
公开(公告)日：2016-10-12
申请号：CN201210107339.2
申请日：2012-04-12
Applicant: 无锡江南计算技术研究所
IPC: G06F12/0802
Abstract: 一种高速存储区的访问方法及访问装置，其中所述访问方法包括：在处理器核心请求访问主存时，基于所述Cache数据在主存首地址、Cache行数据量、Cache行条目总数和Cache行有效位判断请求主存地址是否命中Cache；若所述请求主存地址命中Cache，则基于所述Cache数据在局部存储器首地址确定与所述请求主存地址对应的局部存储器地址，并基于所述局部存储器地址加载Cache数据；若所述请求主存地址未命中Cache，则基于所述不命中入口跳转至不命中处理例程。本技术方案简化了高速存储区的逻辑设计开销，提高了处理器的易编程性和适应性。
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