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公开(公告)号：CN116386694A
公开(公告)日：2023-07-04
申请号：CN202310386475.8
申请日：2023-04-12
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417 , G11C5/06
Abstract: 本发明涉及一种基于极性加固的抗辐照锁存器的电路结构、芯片和模块。该电路结构包括。多输入C单元、传输门、两个SRAM单元和两个传输单元。第二SRAM单元与第一SRAM单元结构对称并交叉耦合，形成存储节点S0～S7。当WL为低电平时，内部数据通过多输入C单元连接到输出端口Q。当WL为高电平时，通过传输门的直接传输路径传输数据。存储节点S0、S3、S4、S7由D输入信号通过第一传输单元输入，存储节点S1、S2、S5、S6由DN输入信号通过第二传输三元输入。本发明采用传输门快速输入，降低了锁存器的传输延时与功耗，通过多输入C单元地将内部节点产生的电压波动屏蔽，不会造成Q信号的翻转，具有较高的抗SEU、DNU、TNU的能力。
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公开(公告)号：CN116340150A
公开(公告)日：2023-06-27
申请号：CN202310181903.3
申请日：2023-02-24
Applicant: 安徽大学
Abstract: 本发明设计集成电路设计领域，具体涉及一种基于UVM的可重用的寄存器性能交互验证系统及其应用。该验证系统应用于一个包含主机和从机的验证设备中。验证系统采用system verilog语言编写，并基于UVM库创建，运行于验证设备的主机中。从机与主机采用接口通信连接；从机为使用verilog或者system verilog语言编写的RTL设计方案。本发明提供的寄存器性能交互验证系统包括：配置模块、测试用例模块、激励序列库模块、验证层，以及事务级建模通信单元。该验证系统不用更改内部代码，只需要对主、从机之间的通信内容进行配置即可用于其它项目验证。因此，本发明可以解决现有芯片设计过程中，验证系统和工具在不同项目间无法重用导致的项目的仿真和验证成本较高的问题。
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公开(公告)号：CN116312678A
公开(公告)日：2023-06-23
申请号：CN202310095006.0
申请日：2023-02-10
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种读裕度增强型存储阵列、读操作时序控制电路及存储器。该型该型读裕度增强型存储阵列由原始存储阵列和正反馈阵列构成，原始存储阵列下方多个正反馈单元。正反馈单元由两个开关以及两个NMOS管构成。读操作时序控制电路包括复制阵列和逻辑控制单元。复制阵列与存储阵列相同，逻辑控制单元包括两个反相器。读操作时序控制电路用于根据接收到的一个与字线WL同步激活的使能信号EN1，生成一个按照预设时间间隔Δt延时的控制信号SAEN。存储器即为应用前述读裕度增强型存储阵列和读操作时序控制电路的存储器。本发明解决了现有STT‑MRAM存储器因信号读取阶段的采样窗口过窄和分布时机分散造成的数据读可靠性不足的问题。
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公开(公告)号：CN116129966A
公开(公告)日：2023-05-16
申请号：CN202211723241.X
申请日：2022-12-30
Applicant: 安徽大学
Abstract: 本发明涉及静态随机存储器技术领域，更具体的，涉及一种10T‑SRAM单元，基于该种10T‑SRAM单元的运算电路结构，以及基于该种运算电路结构构建的运算芯片。本发明的10T‑SRAM单元和传统的6T‑SRAM单元相比，增加了N4、N5和N6、N7组成的读写分离的两个通道，解决了6T‑SRAM结构存在的读破坏问题。本发明的10T‑SRAM单元同时相较于传统的8T‑SRAM单元，本10T‑SRAM单元能够组成阵列结构的运算电路，可通过能够配置字线RWLL、RWLR上施加的信号，实现同一列数据的同或累加/两行数据之间的逐位异或累加两种模式的切换，增加了本10T‑SRAM单元的利用率。
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公开(公告)号：CN115995251A
公开(公告)日：2023-04-21
申请号：CN202211658343.8
申请日：2022-12-22
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明涉及静态随机存储器技术领域，更具体的，涉及一种低功耗数据休眠可恢复的11T‑SRAM单元电路，以及采用该种电路布局的模块。本发明的11T‑SRAM单元电路中N1、N2、P4、P5构成反馈支路，利用存储节点QB点的存储数据，通过N2或P4，使N1或P5关闭，使本单元电路进入休眠状态。本发明利用电路本身的存储数据“0”或“1”，通过反馈支路使N1或者P5处于关闭状态，从而切断单元电路和VDD或GND之间的连接，使电路进入休眠状态，降低了存储单元的静态功耗；并且休眠后的数据可通过信号的调整，使存储节点Q、QB的电平恢复到原来状态，不会造成功能性错误。
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Patent Agency Ranking
公开(公告)号：CN115967402A
公开(公告)日：2023-04-14
申请号：CN202211652658.1
申请日：2022-12-21
Applicant: 安徽大学
IPC: H03M1/12 , H03K5/24 , H03K17/687
Abstract: 本发明涉及一种ADC采样电路的开关连接方法及其电路与芯片。所述方法先采样后比较，采样阶段：DAC电路输出端通过采样控制信号控制的开关A1接参考电压VCM，并与比较器的正端相接，比较器的负端通过采样控制信号控制的开关A2连接DAC电路输出端，此时比较器正端电压值等于DAC电路输出端电压值、等于负端电压值，保证采样阶段输入到比较器正端和负端的电压值相等。比较阶段：比较器负端通过比较控制信号控制的开关B1连接参考电压VCM，与正端采集到的输入信号VIN进行比较。本发明保证了比较器的正端和负端的电压值在采样时始终相等，降低采样电路中的偏移误差且不会发生错误翻转现象，提高了采样电路的性能。
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公开(公告)号：CN112116937B
公开(公告)日：2023-02-03
申请号：CN202011023036.3
申请日：2020-09-25
Applicant: 安徽大学
IPC: G11C11/417
Abstract: 本发明公开了一种在存储器中实现乘法和或逻辑运算的SRAM电路结构，包括双字线的8T SRAM单元，具体由8个传输管构成，2对NMOS晶体管与PMOS晶体管的组合构成了两个交叉耦合的反相器，反相器的一端接Q另一端接QB；字线WLL和WLR组成双字线信号，一对PMOS晶体管和NMOS晶体管的控制开关分别接字线WLL与WLR，另一对NMOS晶体管和PMOS晶体管的控制开关分别接信号WLL_VICE和WLR_VICE；或逻辑运算是在单独的8T SRAM中实现，运算数据分别存储在单元和WLL_VICE中，计算结果由RBL是否放电来体现。该电路结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。
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公开(公告)号：CN111883192B
公开(公告)日：2023-02-03
申请号：CN202010698812.3
申请日：2020-07-20
Applicant: 安徽大学
Abstract: 本发明公开了一种基于9T SRAM单元在内存实现汉明距离计算的电路及9T SRAM单元，先将目标二进制数据存储到N行N列内存单元中，再将与之比较的N位二进制数据输入到字线信号WL或位线BL、BLB中，通过脉冲调制信号实现外部数据与存储器内的多列或多行数据的汉明距离计算。由于在该计算过程中所有的存储单元可以同时参与计算，因此有着很高的计算效率，同时可以减少在数据传输过程消耗的能量，并且可以提高计算时数据的吞吐率，不需要将数据读出SRAM从而能大大降低功耗。
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公开(公告)号：CN115472196A
公开(公告)日：2022-12-13
申请号：CN202211124008.X
申请日：2022-09-15
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/417
Abstract: 本发明公开了一种在内存中实现迭代式或计算的10T SRAM电路，所述电路以10TSRAM单元为基本单元设置n行n列的内存单元，每个10T SRAM单元包括上半部分、中间部分和下半部分，PMOS晶体管M1和M2，NMOS晶体管M3和M4构成上半部分；NMOS晶体管M5和M6构成中间部分；PMOS晶体管M7和M8，NMOS晶体管M9和M10构成下半部分；上半部分和下半部分作为两个4T SRAM单元存储，中间部分作为开关使用。该电路不仅能够实现多行数据的或计算，也能实现一个单元存储上下均可存储数据的功能，打破了空间上对计算的限制。
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公开(公告)号：CN111880763B
公开(公告)日：2022-12-02
申请号：CN202010677209.7
申请日：2020-07-14
Applicant: 安徽大学
Abstract: 本发明公开了一种在内存中实现带有正负数乘加的SRAM电路，通过将多个乘数存入一列单元中，多个被乘数通过SRAM的字线WL输入，与单元内的相应的乘数进行乘法运算，再将每组乘得的结果累加在位线上，可直接通过位线电压得出乘加的结果。另外添加了一列参考列以判断计算结果是正数还是负数，以实现正负数的乘法。
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