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公开(公告)号：CN119360924A
公开(公告)日：2025-01-24
申请号：CN202411958430.4
申请日：2024-12-30
Applicant: 安徽大学
Abstract: 本发明涉及DRAM电路设计技术领域，具体涉及一种减小位线耦合电容影响的DRAM阵列电路及模块。本发明包括：目标阵列、参考阵列、奇行灵敏放大器SAk、偶行灵敏放大器SAj、奇行预充电路PREk、奇行开关Sbl,k、奇行开关Sblb,k。本发明将DRAM阵列电路的位线按照奇偶行进行划分，通过对奇行位线增设额外的预充电路、并配合奇行位线与奇行灵敏放大器进行接通或断开，实现奇偶读取；本发明的奇偶读取相较于传统DRAM阵列读取，能够大幅度降低DRAM阵列耦合电容的影响，显著提升DRAM阵列读取结果准确率。本发明解决了传统DRAM阵列电路进行读取时受位线耦合电容影响大的问题。
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公开(公告)号：CN119356640A
公开(公告)日：2025-01-24
申请号：CN202411918331.3
申请日：2024-12-25
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种随机计算的CIM电路及适于机器学习训练的MAC运算电路，该电路包括：存算阵列、随机量化电路、以及外围电路。其中，存算阵列采用具有数据存储和逻辑运算功能的SRAM阵列。随机量化电路包括随机电压生成器、孪生比较器阵列、随机累加电路和转码电路。随机电压生成器生成随机电压，孪生比较器阵列利用随机电压生成SRAM阵列输出的运算结果的随机比特流，随机累加电路根据各个随机比特流在随机域内实现乘积结果的累加；转码电路将最终结果的随机比特流转码为对应的数值。本发明还引入转置设计来实现更高效的全并行操作。本发明解决了现有各类采用全加器的CIM电路存在的面积效率较低和功耗较高的问题。
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公开(公告)号：CN119070816A
公开(公告)日：2024-12-03
申请号：CN202411112107.5
申请日：2024-08-14
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种单端比较器、多比特SAR‑ADC电路及其芯片。单端比较器包括三个PMOS管P0～P2，三个NMOS管N0～N2，一个电容C，三个传输门TG1～TG3。电路中，P1和N1构成第一反相器，P2和N2构成第二反相器；P0作为第一反相器与电源VDD之间的传输管；N0作为第一反相器与地端GND之间的传输管。两个反相器级联。第一反相器的输入端接在电容的上极板上，第二反相器的输出端OUT用于输出比较结果。其中一个传输门用于将电容上极板的初始电压置位阈值电压，另外两个传输门用于将电容下级板在输入信号Vin和参考电压Vref之间进行切换。相比传统比较器，本发明的比较器和ADC电路的静态功耗更低，可以降低存算电路的总体功耗。
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公开(公告)号：CN118487600B
公开(公告)日：2024-09-24
申请号：CN202410947080.5
申请日：2024-07-16
Applicant: 安徽大学
Abstract: 本发明属于集成电路领域，具体涉及一种单端输入的精度可配置的SAR‑ADC及其芯片。支持对输入的信号电压按照不同的精度等级进行量化。该SAR‑ADC包括CDAC电容阵列、比较电路和异步逐次逼近逻辑电路三个部分，其中，CDAC电容阵列通过切换各个电容底极板的电压调整输出的参考电压VP的大小；比较电路采用带失调校准电路的两级比较器；异步逐次逼近逻辑电路用于对CDAC电容阵列的输出进行调整，并对比较电路的运行状态进行切换，进而使得整个电路对输出的信号电压的量化精度可以在3‑6bit的范围内进行自由配置。本发明解决了现有存内计算电路因依赖多种ADC电路来实现不同精度量化而带来的计算效率和功耗缺陷。
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公开(公告)号：CN118171621B
公开(公告)日：2024-07-05
申请号：CN202410593517.X
申请日：2024-05-14
Applicant: 安徽大学
IPC: G06F30/367 , H03K19/00 , H03K19/20
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及基于极性加固的双节点翻转自恢复的锁存器电路、模块。本发明包括上拉管部、下拉管部、信号反相器部、钟控反相器部、传输管部、传输门部。本发明的节点X1、X1b、X2、X2b形成N极性加固，节点X3、X3b形成P极性加固。本发明具备完全的SNU、DNU翻转自恢复能力，并有较低的延迟、较低的功耗、较低的功耗延迟积和较大的临界电荷。本发明的晶体管数量较少，面积开销也较低。本发明解决了现有双节点自恢复的锁存器电路设计存在面积和功耗较大、临界电荷较小的问题。
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Patent Agency Ranking
公开(公告)号：CN116206650B
公开(公告)日：2024-02-13
申请号：CN202310091912.3
申请日：2023-01-17
Applicant: 安徽大学
IPC: G11C11/412 , G11C11/419 , G06F7/57 , G06N3/063
Abstract: 本发明涉及存内计算技术领域，更具体的，涉及一种8T‑SRAM单元，基于该种8T‑SRAM单元的运算电路，以及基于该种运算电路构建的运算芯片。本发明提供的8T‑SRAM单元用于构建进行同或累加运算的电路，相较于现有的8T1C节省了电容，相较于现有的10T、12T节省了若干晶体管，可实现节省面积，提高能效的效果。本发明提供的8T‑SRAM单元相较于传统6T‑SRAM单元，增加了N5、N6的栅极分别连接出存储节点Q、QB，在读操作、计算操作中关闭字线WL，利用位线RBL、RBLB及字线IN、INB进行读取和计算，不再用写入数据的N3、N4进行数据读取，具有读写分离的特性，避免了传统6T‑SRAM读干扰，提高了单元的稳定性，也能保证单元的精确度。
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公开(公告)号：CN116417041A
公开(公告)日：2023-07-11
申请号：CN202310411108.9
申请日：2023-04-12
Applicant: 安徽大学
IPC: G11C11/412 , H10B10/00 , G11C11/419 , G11C7/10 , G11C7/12 , G11C7/18 , G11C8/08 , G11C8/14
Abstract: 本发明涉及一种基于极性加固的14T抗辐照SRAM单元、电路结构、芯片和模块。SRAM单元包括六个NMOS晶体管N1～N6和八个PMOS晶体管P1～P8。P1、P2、P3与P4作为上拉管，P5和P6作为下拉管，P5和P6的状态分别由存储节点Q和QN控制。P2和N2，P3和N3分别构成反相器，N1和N4分别下拉两个反相器并且交叉耦合。两个主存储节点Q与QN通过N5、N6分别与位线BL和BLB电连接。两个冗余存储节点S0与S1通过P7、P8分别与位线BL和BLB电连接。其中，N5、N6由字线WL控制，P7、P8由字线WLB控制。本发明的SRAM单元在写入的过程中，通过N5、P7和N6、P8同时向存储节点Q\S0与QN\S1写入数据，提高了写入的速度，降低了电路的功耗，同时采用极性加固技术，提高了SRAM单元的抗SEU能力。
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公开(公告)号：CN116168736B
公开(公告)日：2023-06-23
申请号：CN202310409612.5
申请日：2023-04-18
Applicant: 安徽大学
IPC: G11C7/06 , G11C11/419
Abstract: 本发明涉及集成电路技术领域，更具体的，涉及基于上交叉耦合的自适应关断型SRAM灵敏放大器电路，以及基于该电路设计的灵敏放大器模块。本发明提供了基于上交叉耦合的自适应关断型SRAM灵敏放大器电路，结构简洁明了，方便实现。本发明采用上交叉耦合部与输入电路部直接串联的结构，避免了VDD到地串联过多MOS管导致输出电压余量较小的问题，同时实现了核心的数据放大功能。本发明采用自关断位线部来根据输出节点A0、A1电压变化，自适应地切断非目标位线与相应输入电路部中间节点的连接，断开非目标位线对输出节点的影响，从而降低失调电压和放大延时。
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公开(公告)号：CN115811279B
公开(公告)日：2023-04-18
申请号：CN202310056204.6
申请日：2023-01-16
Applicant: 安徽大学
Abstract: 本发明空开了半导体存储器技术领域中的一种补偿位线失调电压的灵敏放大器及芯片与放大电路。灵敏放大器包括：10个NMOS晶体管N1~N10，2个PMOS晶体管P1~P2，1个电容C1。当位线BL为电荷共享位线，位线BLB为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。当位线BLB为电荷共享位线，位线BL为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。本发明在解决了由于失调电压引起的读取数据错误问题，在不同位线电容的情况下，本发明补偿位线失调电压能力最为突出，同时读速度快、功耗低。
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公开(公告)号：CN115482855A
公开(公告)日：2022-12-16
申请号：CN202211158024.0
申请日：2022-06-08
Applicant: 安徽大学
IPC: G11C11/417 , G11C11/412
Abstract: 本发明涉及一种10T‑SRAM单元及其数据读写方法、电路结构。10T‑SRAM单元包括NMOS晶体管N0～N7以及PMOS晶体管P0～P1。存储节点QB通过N2与字线WLL、位线BLB相连；存储节点Q通过N3与字线WLR、位线BL相连；P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。本发明能实现同一个周期读取两列数据，还能够同时进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的抗干扰能力和计算效率。
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