公开(公告)号：CN119070816A

公开(公告)日：2024-12-03

申请号：CN202411112107.5

申请日：2024-08-14

Applicant: 安徽大学

Inventor： 戴成虎 ,  刘泽毅 ,  赵强 ,  彭春雨 ,  强斌 ,  关立军 ,  蔺智挺 ,  吴秀龙

IPC: H03M1/00 ,  H03M1/36 ,  H03M1/12

Abstract: 本发明属于集成电路领域，具体涉及一种单端比较器、多比特SAR‑ADC电路及其芯片。单端比较器包括三个PMOS管P0～P2，三个NMOS管N0～N2，一个电容C，三个传输门TG1～TG3。电路中，P1和N1构成第一反相器，P2和N2构成第二反相器；P0作为第一反相器与电源VDD之间的传输管；N0作为第一反相器与地端GND之间的传输管。两个反相器级联。第一反相器的输入端接在电容的上极板上，第二反相器的输出端OUT用于输出比较结果。其中一个传输门用于将电容上极板的初始电压置位阈值电压，另外两个传输门用于将电容下级板在输入信号Vin和参考电压Vref之间进行切换。相比传统比较器，本发明的比较器和ADC电路的静态功耗更低，可以降低存算电路的总体功耗。

公开(公告)号：CN119002859A

公开(公告)日：2024-11-22

申请号：CN202411116710.0

申请日：2024-08-15

Applicant: 安徽大学

Inventor： 蔺智挺 ,  王鑫 ,  李云昊 ,  刘泽毅 ,  刘玉 ,  彭春雨 ,  吴秀龙 ,  胡薇 ,  戴成虎 ,  赵强 ,  郝礼才

IPC: G06F5/01 ,  G06F7/544

Abstract: 本发明属于集成电路技术领域，具体涉及一种基于SRAM的浮点型乘累加快速运算电路及其芯片。该电路基于SRAM阵列及其外围电路设计，其中，SRAM阵列被按列划分为指数和阵列、权重指数阵列和权重尾数阵列。在划分后的SRAM阵列的基础上，浮点型乘累加快速运算电路还包括：指数输入模块、尾数输入模块、加法器阵列、最大值寻找模块、减法计数器、移位寄存器、加法器树和标准化模块。本发明采用全新的高带宽异步指数标准化和指令并行排序的尾数对齐浮点计算流程，可以在指数相加的同时并行查找出最大值，并将尾数对齐中的减法移位按时间周期查找的方式替换，进而在更低的时间、面积和功耗开销下实现浮点型数据的MAC存内计算。