公开(公告)号：CN109309125A

公开(公告)日：2019-02-05

申请号：CN201810376848.2

申请日：2018-04-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 程冠伦 ,  赖理学 ,  蔡庆威 ,  杨凯杰

IPC: H01L29/78 ,  H01L21/8234 ,  H01L21/336

Abstract: 本文中提供了具有栅极堆叠件的集成电路和用于形成所述集成电路的方法的实例。在一些实例中，一种方法包括接收工件，所述工件包括：设置在沟道区上方的侧壁间隔件对、设置在沟道区上并且沿着所述侧壁间隔件对中的第一间隔件的垂直表面延伸的栅极电介质、以及设置在高k栅极电介质上并且沿着垂直表面延伸的覆盖层。在覆盖层和高k栅极电介质上形成成形部件。去除设置在成形部件和第一间隔件之间的高k栅极电介质的第一部分和覆盖层的第一部分，以留下沿着垂直表面延伸的高k栅极电介质的第二部分和覆盖层的第二部分。

公开(公告)号：CN105895693A

公开(公告)日：2016-08-24

申请号：CN201510492749.7

申请日：2015-08-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江国诚 ,  蔡庆威 ,  刘继文 ,  王志豪 ,  梁英強

IPC: H01L29/78 ,  H01L29/417 ,  H01L21/28 ,  H01L21/336

Abstract: 一种器件包括：延伸至半导体衬底内的隔离区，其中，位于隔离区的相对部分之间的衬底带具有第一宽度。源极/漏极区具有覆盖衬底带的部分，其中，源极/漏极区的上部具有比第一宽度更大的第二宽度。源极/漏极区的上部具有基本垂直侧壁。源极/漏极硅化物区具有接触源极/漏极区的垂直侧壁的内侧壁。本发明实施例涉及具有包裹环绕的硅化物的FinFET及其形成方法。

公开(公告)号：CN105720090A

公开(公告)日：2016-06-29

申请号：CN201510310452.4

申请日：2015-06-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑有宏 ,  蔡庆威 ,  杜友伦 ,  林东毅 ,  陈韦立

IPC: H01L29/08 ,  H01L29/78 ,  H01L29/66

Abstract: 一种晶体管器件包括具有第一区和第二区的衬底；具有位于第一区上方的第一部分和位于第二区上方的第二部分的第一半导体材料的第一半导体层，第一部分与第二部分分隔开；位于第一半导体层的第二部分上方的第二半导体材料的第二半导体层；第一导电类型的第一晶体管，第一晶体管设置在第一区内并且具有形成在第一半导体层中的第一组源极/漏极区；以及第二导电类型的第二晶体管，第二晶体管设置在第二区内并且具有形成在第二半导体层中的第二组源极/漏极区。第二导电类型不同于第一导电类型，并且第二半导体材料不同于第一半导体材料。本发明的实施例还涉及改进的晶体管沟道。

公开(公告)号：CN105280698A

公开(公告)日：2016-01-27

申请号：CN201410507489.1

申请日：2014-09-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王志豪 ,  廖忠志 ,  连万益 ,  游家权 ,  邱奕勋 ,  蔡庆威 ,  吴伟豪

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明提供了垂直器件结构。本发明涉及具有在源极区和漏极区之间延伸的矩形垂直沟道条的垂直晶体管器件及其相关的形成方法。在一些实施例中，垂直晶体管器件包括设置在半导体衬底上方的源极区。具有一个或多个垂直沟道条的沟道区设置在源极区上方。一个或多个垂直沟道条的底面邻接源极区并且具有矩形形状(即，具有四条边的形状，具有不同长度的相邻边和四个直角)。栅极区位于源极区上方并且位于邻接垂直沟道条的位置处，漏极区设置在栅极区和垂直沟道条上方。垂直沟道条的矩形形状提供了具有更好性能和单元区域密度的垂直器件。

公开(公告)号：CN100485964C

公开(公告)日：2009-05-06

申请号：CN200610001770.3

申请日：2006-01-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王志豪 ,  王大维 ,  蔡庆威

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7843 ,  H01L29/41766 ,  H01L29/456 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833 ,  Y10S257/90

Abstract: 本发明提供一种半导体装置及其形成方法，此半导体装置包括基底，栅极电极形成于基底上，栅极间隔物形成于栅极电极的两侧，源/漏极区域形成于基底中，以及导电区域形成于源/漏极区域上，导电区域包括第一导电区域以及第二导电区域，其中第二导电区域形成于第一导电区域以及栅极间隔物之间，第一导电区域的顶部表面是低于第二导电区域的顶部表面，且上述二顶部表面相差一台阶的高度。本发明所述半导体装置及其形成方法，在沟道区域中的拉伸应力得到提升的同时，亦能有效抑制电流拥挤效应的发生，使装置的驱动电流得以改善，且装置的漏电流亦可得以降低。

公开(公告)号：CN1941415A

公开(公告)日：2007-04-04

申请号：CN200610128862.8

申请日：2006-08-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王志豪 ,  蔡庆威 ,  詹前泰 ,  季明华 ,  汪大晖

IPC: H01L29/78 ,  H01L29/51 ,  H01L27/115

CPC classification number: H01L29/42332 ,  H01L29/7881 ,  H01L29/792

Abstract: 一半导体元件，可如同一个二进制存储器元件或一多态存储器元件运行。也可如同一非易失性元件运行。半导体元件包括：衬底，具有主动表面；至少两个掺杂区，形成于主动表面之中；沟道区，定义于上述至少两个掺杂区之间；以及栅极结构，具有一特定宽度以及一特定长度，其中该栅极结构包括：栅极电介质，高介电常数电介质，以及位于该高介电常数电介质之上的栅极电极。该半导体元件基本上由一金属氧化物半导体场效应晶体管组成，在栅极电介质与栅极电极间更包括一层高介电常数电介质，用以提供一、二、或三个电荷陷阱准位，以产生“0”伏特以外的三个不同电压，以二进制写入晶体管。

公开(公告)号：CN1825627A

公开(公告)日：2006-08-30

申请号：CN200610001673.4

申请日：2006-01-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王志豪 ,  陈尚志 ,  蔡庆威 ,  王大维 ,  蔡邦彦

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/823807 ,  H01L21/823814 ,  H01L29/1054 ,  H01L29/66553 ,  H01L29/66636

Abstract: 本发明提供一种半导体元件及形成半导体元件的方法，所述半导体元件包含有栅极、间隙壁、缓冲层、源极/漏极区域。栅极包括有栅极电极及栅极介电层，且栅极介电层位于上述栅极电极之下。间隙壁形成栅极电极及栅极介电层的侧壁。缓冲层位于一半导体基底上，上述缓冲层具有一第一位置于栅极介电层及间隙壁之下，并具有一第二位置与间隙壁相邻，其中位于第二位置的缓冲层的上表面较位于第一位置的缓冲层的上表面凹陷。源极/漏极区域大致与间隙壁对齐。缓冲层的晶格常数大于位于其下的基底的晶格常数。上述半导体元件更包括有一半导体覆盖层，位于缓冲层及栅极介电层之间，其中半导体覆盖层的晶格常数小于缓冲层的晶格常数。

公开(公告)号：CN1744319A

公开(公告)日：2006-03-08

申请号：CN200510088014.4

申请日：2005-07-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王志豪 ,  蔡庆威 ,  胡正明

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L21/28123 ,  H01L21/28194 ,  H01L21/28202 ,  H01L29/517 ,  H01L29/518 ,  H01L29/7833

Abstract: 本发明提供一种半导体元件，该半导体元件包含有至少一N型通道元件以及至少一P型通道元件。该N型通道元件包含有一高介电常数的栅介电层。该P型通道元件包含有该高介电常数的栅介电层。该N型通道元件具有一P型栅极，该P型通道元件具有一N型栅极。根据本发明的晶体管，符合可以量产、具有良好的产品表现、以及可缩小尺寸的条件。

公开(公告)号：CN113053887B

公开(公告)日：2025-01-07

申请号：CN202011261991.0

申请日：2020-11-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄禹轩 ,  蔡庆威 ,  钟政庭 ,  庄正吉 ,  张尚文

IPC: H10D84/85 ,  H10D84/01

Abstract: 本公开提供了一种半导体结构的实施例。半导体结构包括：衬底，具有前侧和背侧；栅极堆叠件，形成在衬底的前侧上，并且设置在衬底的有源区上；第一源极/漏极部件，形成在有源区上并且设置在栅极堆叠件的边缘处；背侧电源轨，形成在衬底的背侧上；背侧接触部件，插入在背侧电源轨和第一源极/漏极部件之间，并且将背侧电源轨电连接到第一源极/漏极部件。背侧接触部件还包括设置在衬底的背侧上的第一硅化物层。本发明的实施例还涉及形成集成电路结构的方法。

公开(公告)号：CN119230596A

公开(公告)日：2024-12-31

申请号：CN202411242715.8

申请日：2024-09-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江宏礼 ,  李宗恩 ,  王哲夫 ,  郑兆钦 ,  拉杜·安娜 ,  庄正吉 ,  张智胜 ,  蔡庆威

IPC: H01L29/423 ,  H01L27/088 ,  H01L21/8234

Abstract: 提供了半导体结构及其形成方法。半导体结构包括：半导体衬底；多个晶体管，设置在半导体衬底上，并且包括沿着第一方向纵向延伸的多个栅极结构；金属化层，设置在多个晶体管上方，金属化层包括多个金属层和多个接触通孔；介电层，位于金属化层上方；多个介电鳍部，沿着第一方向平行延伸，并且设置在介电层上方；半导体层，共形地设置在多个介电鳍部上方；源极接触件和漏极接触件，直接设置在半导体层上方；以及栅极结构，设置在半导体层上方，并且位于源极接触件和漏极接触件之间。