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公开(公告)号：CN112100966A
公开(公告)日：2020-12-18
申请号：CN202010331620.9
申请日：2020-04-24
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F115/06
Abstract: 本发明实施例涉及借助于可编程电路合成来制造集成电路的方法及系统。本发明实施例提供一种制造半导体结构的方法。所述方法包含：根据预定准则将参数值集指派给所述集成电路的单位单元的单位单元示意图中的所述单位单元的尺寸参数集，其中以所述参数值集为特征的所述单位单元具有满足所述预定准则的电路特性；根据所述单位单元示意图生成所述单位单元的单位单元布局；生成包括所述单位单元布局的多个复制物的电路布局，所述单位单元布局的所述复制物分别与所述集成电路的电路平面规划中的电路块对应地布置；及根据所述电路布局制造所述集成电路。
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公开(公告)号：CN110854071A
公开(公告)日：2020-02-28
申请号：CN201910773699.8
申请日：2019-08-21
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体装置中布局的方法，其特征在于，包括：接收包括多个主动区域的初步装置布局；分析初步装置布局，以识别在多个主动区域之间的空区域；决定与空区域接界的主动区域的配置；从过渡单元库选择过渡单元，其中过渡单元具有用于降低相邻过渡单元的主动区域中的密度梯度效应的过渡配置；以及将过渡单元插入空区域中，以界定经修改的装置布局。
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公开(公告)号：CN110277385A
公开(公告)日：2019-09-24
申请号：CN201910197192.2
申请日：2019-03-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
Abstract: 本发明实施例涉及具有非对称镜像布局模拟单元的集成电路。根据本发明的一些实施例，在第一集成电路列中，第一单元有源区域顶部边缘与第一阻障线分隔开第一分隔距离，第一单元有源区域底部边缘与第二阻障线分隔开第二分隔距离，第二单元有源区域顶部边缘与第三阻障线分隔开所述第二分隔距离，且第二有源区域底部边缘与第四阻障线分隔开所述第一分隔距离。在第二列中，第三单元有源区域顶部边缘与第五阻障线分隔开所述第一距离，且第三单元有源区域底部边缘与第六阻障线分隔开第三距离。所述第一分隔距离和所述第三分隔距离不同于所述第二分隔距离。所述第一阻障线与所述第五阻障线对准。
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公开(公告)号：CN108123710A
公开(公告)日：2018-06-05
申请号：CN201711219152.0
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185 , H03M1/66
CPC classification number: H03K19/01721 , H01L27/0207 , H01L27/092 , H01L29/0619 , H03K19/018521 , H03K19/018507 , H03M1/66
Abstract: 本发明实施例涉及一种高速电平位移器。在一方面，本发明实施例涉及一种电平位移器电路，其包含：锁存器模块，其具有第一多个PMOS晶体管及第二多个NMOS晶体管；MOS模块，其具有可操作地连接到所述锁存器模块的第三多个MOS晶体管；第四多个晶体管，其可操作地连接于所述MOS模块与接地之间；及第五多个电容器，其可操作地连接于所述锁存器模块与第四多个晶体管的栅极之间。
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公开(公告)号：CN107564970A
公开(公告)日：2018-01-09
申请号：CN201611246207.2
申请日：2016-12-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/94 , H01L21/336
Abstract: 本发明实施例公开了一种金属氧化物半导体(MOS)电容器。MOS电容器包括前段制程(FEOL)场效应晶体管(FET)和多个中间段制程(MEOL)导电结构。FEOL FET包括设置在半导体衬底中的源极区和漏极区和位于半导体结构上方的栅极。在栅极的顶面上设置多个MEOL导电结构。MEOL导电结构的至少一个与后端制程(BEOL)金属层电断开。本发明也公开了半导体制造方法和MOS电容器电路。本发明实施例涉及MOS电容器、半导体制造方法以及MOS电容器电路。
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Patent Agency Ranking
公开(公告)号：CN107450010A
公开(公告)日：2017-12-08
申请号：CN201710214288.6
申请日：2017-04-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G01R31/28
CPC classification number: G01R31/2874 , G01R31/2855 , G01R31/2858 , H03K3/0315 , H03K19/20 , G01R31/2891
Abstract: 公开了一种IC退化传感器。所述IC退化管理传感器包括在环形振荡器结构中电连接的奇数个第一逻辑门，每个第一逻辑门都具有输入和输出。每个第一逻辑门进一步包括第一PMOS晶体管、第一NMOS晶体管并且第二逻辑门具有输入和输出。所述第二逻辑门的输入是所述第一逻辑门的输入，所述第一PMOS晶体管和所述第一NMOS晶体管的漏极电连接到所述第二逻辑门的输出，并且所述第二逻辑门的输出是所述第一逻辑门的输出。本发明还提供了一种退化管理系统和方法。
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公开(公告)号：CN103377883B
公开(公告)日：2016-04-27
申请号：CN201310153862.3
申请日：2013-04-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L27/105
CPC classification number: G06F17/5068 , G06F2217/12 , H01L27/0207 , Y02P90/265
Abstract: 本发明公开了一种具有密度梯度平滑的MOS阵列边缘的布局，其中，将多个单位单元配置为具有部件密度的阵列。阵列的一个或多个边缘与第一边缘子阵列邻接，第一边缘子阵列的部件密度小于阵列的部件密度。第二边缘子阵列与第一边缘子阵列邻接，第二边缘子阵列的部件密度小于第一边缘子阵列的部件密度并且接近背景电路的部件密度。
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公开(公告)号：CN102624377B
公开(公告)日：2016-01-20
申请号：CN201210008191.7
申请日：2012-01-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/094
CPC classification number: H01L27/0207 , H01L23/4824 , H01L23/5286 , H01L23/5329 , H01L24/05 , H01L27/092 , H01L2224/04042 , H01L2224/05014 , H01L2924/01068 , H01L2924/10253 , H01L2924/13091 , H01L2924/00
Abstract: 一种用于半导体芯片的驱动器，该驱动器包括：具有第一端和第二端的漏极线、带有源极、栅极和漏极的n型晶体管和p型晶体管。p型晶体管的源极连接到正电源线，n型晶体管的源极连接到接地电源线。p型晶体管的栅极和n型晶体管的栅极分别连接到第一输入信号和第二输入信号。p型晶体管和n型晶体管的漏极连接到漏极线。p型晶体管和n型晶体管排列为使得极线的第一端和第二端之间的整个距离上，连接到漏极线的n型晶体管的数量与连接到漏极线的p型晶体管的数量的差小于2。
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公开(公告)号：CN102237026B
公开(公告)日：2015-05-20
申请号：CN201010280592.9
申请日：2010-09-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G09G3/00 , G09G3/36 , G01R31/3187
CPC classification number: G09G3/3685 , G09G3/006 , G09G2310/027 , G09G2310/0291 , G09G2330/12
Abstract: 本发明涉及一种液晶显示器(LCD)来源驱动器的内建自测试(built-inself-test，BIST)电路及方法，所述电路包括：至少一数字模拟转换器(DAC)；和至少一缓冲器，其耦接到个别DAC，其中该缓冲器可重新配置为一比较器。一第一输入信号和一第二输入信号耦接到该比较器。该第一输入信号是一预定参考电压水平。第二输入信号是在一测试偏移范围内的一测试电压。
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公开(公告)号：CN103377883A
公开(公告)日：2013-10-30
申请号：CN201310153862.3
申请日：2013-04-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/02 , H01L27/105
CPC classification number: G06F17/5068 , G06F2217/12 , H01L27/0207 , Y02P90/265
Abstract: 本发明公开了一种具有密度梯度平滑的MOS阵列边缘的布局，其中，将多个单位单元配置为具有部件密度的阵列。阵列的一个或多个边缘与第一边缘子阵列邻接，第一边缘子阵列的部件密度小于阵列的部件密度。第二边缘子阵列与第一边缘子阵列邻接，第二边缘子阵列的部件密度小于第一边缘子阵列的部件密度并且接近背景电路的部件密度。
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