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公开(公告)号：CN101231667A
公开(公告)日：2008-07-30
申请号：CN200710103909.X
申请日：2007-05-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50 , H01L21/768 , H01L21/82 , H01L23/528 , H01L27/02
CPC classification number: G06F17/5072 , G06F17/5068 , H01L2924/0002 , H01L2924/00
Abstract: 一种半导体制造工艺的冗余填充方法，提供电路图形，产生该电路图形的密度报告以辨别冗余填充(dummy insertion)的可行区域(feasible area)。该方法也包括利用该密度报告模拟平坦化(planarization)制造工艺和辨别该电路图形上的热点(hot spot)，并填充虚拟冗余图形在该可行区域里，再调整该密度报告。此方法利用该调整的密度报告模拟该平坦化制造工艺直到该热点被移除为止。本发明可以减少电路设计的冗余金属数量而节省光掩模时间、CPU时间、和信号存储存储器。这将有利于设计时序收敛(time closure)更快更容易。
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公开(公告)号：CN113267963A
公开(公告)日：2021-08-17
申请号：CN202110495908.4
申请日：2021-05-07
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
Abstract: 光刻系统利用锡滴生成用于光刻的极紫外辐射。光刻系统用激光照射液滴。液滴变成等离子体，并发出极紫外辐射。光刻系统检测锡滴对聚光镜的污染，并调节缓冲流体的流量以减少污染。本申请的实施例提供了用于执行极紫外光刻工艺的系统和方法。
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公开(公告)号：CN112447850A
公开(公告)日：2021-03-05
申请号：CN202010825697.1
申请日：2020-08-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L21/336
Abstract: 本公开描述用于形成包绕式栅极装置的技术，其中通过蚀刻交替地垂直堆叠在半导体层之间的缓冲层以释出半导体层。不同垂直高度堆叠的缓冲层包括不同的材料组成，相对于用于至少部分地去除缓冲层以释出半导体层的蚀刻剂，其产生不同的蚀刻速率。本公开还提供一种半导体结构。
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公开(公告)号：CN101661524B
公开(公告)日：2012-08-29
申请号：CN200910126096.5
申请日：2009-03-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5077
Abstract: 本发明是有关于自动产生集成电路布局的方法。该方法包括决定第一元件高度；制作具有第一元件高度的多个标准元件；以及藉由置放与绕线标准元件以从标准元件中产生集成电路布局，其中产生集成电路布局的步骤包括：应用标记层来标示出特定元件，以制作一过渡布局；以及使用至少一逻辑操作于由过渡布局撷取出的一资料库中，借此制造所需的多个布局变化，进而产生一最终集成电路布局，其中该些布局变化包含加宽一特定元件的晶体管通道长度，及在最终集成电路布局中设置虚拟结构。藉由本发明，可改善集成电路布局面积的利用，同时由于元件的设置可被网格化，所以元件能够轻易地替换，且由于元件间的接点对齐，使得元件间的线路内连结更容易。
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公开(公告)号：CN102148214A
公开(公告)日：2011-08-10
申请号：CN201010199294.7
申请日：2010-06-09
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/5072 , H01L23/5286 , H01L27/0207 , H01L27/11807 , H01L2924/0002 , H01L2924/00
Abstract: 半导体芯片包括一行单元，其中，每个单元包括VDD线和VSS线。单元的所有VDD线连接为单条VDD线，单元的所有VSS线连接为单条VSS线。该行单元中没有具有偶数条G0路径的双图案化完整迹线，或者该行单元中没有具有奇数条G0路径的双图案化完整迹线。此外，还公开了一种用于服从双图案化的标准单元设计的方法。
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Patent Agency Ranking
公开(公告)号：CN102147820A
公开(公告)日：2011-08-10
申请号：CN201010546487.5
申请日：2010-11-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081
Abstract: 本发明涉及一种分解集成电路布局的方法以及储存有多个计算机指令的计算机可读取媒体。本发明的各种实施例提供确保集成电路的布局是可分开的。在一方法实施例中，在具有一布局库的一客户场所产生一布局以作为输入，其中布局库提供已确认为可分开的且能够使用的示例性布局，和可避免导致冲突的布局。本发明的实施例亦提供一实时奇循环(real-time odd cycle)检查器，其中在布局产生期间，该检查器在冲突区域和奇循环出现时，实时将它们识别出来。为了减少内存的使用，可以分开各种装置的布局，以针对冲突来检查每一单独的布局或少数布局，而不是整个应用电路的一个大的布局。一旦在客户场所准备好布局，它就被发送到制造场所分解成二光罩并流片完成(taped-out)。本发明亦有揭露其它实施例。
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公开(公告)号：CN101661524A
公开(公告)日：2010-03-03
申请号：CN200910126096.5
申请日：2009-03-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5077
Abstract: 本发明是有关于一种自动产生集成电路(IC)布局的方法。该方法包括决定第一元件高度；制作具有第一元件高度的多个标准元件；以及藉由置放与绕线(Placing and Routing)该些标准元件以从该些标准元件中产生集成电路布局。藉由本发明，可改善集成电路布局面积的利用，同时由于元件的设置可被网格化，所以元件能够轻易地替换，且由于元件间的接点对齐，使得元件间的线路内连结更容易。
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公开(公告)号：CN110931359A
公开(公告)日：2020-03-27
申请号：CN201910892072.4
申请日：2019-09-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336
Abstract: 一种半导体元件的制造方法包括在基板上方形成虚设栅极。一对栅极间隔件在虚设栅极的相对侧壁上形成。移除虚设栅极以在栅极间隔件之间形成沟槽。将第一离子束导引至沟槽的上部，而使沟槽的下部实质上无第一离子束入射。在将第一离子束导引至沟槽期间，基板相对于第一离子束移动。栅极结构在沟槽中形成。
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公开(公告)号：CN104218083B
公开(公告)日：2017-09-08
申请号：CN201310381537.2
申请日：2013-08-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7843 , H01L21/02142 , H01L21/02164 , H01L21/02236 , H01L21/02532 , H01L21/30604 , H01L21/324 , H01L29/0649 , H01L29/165 , H01L29/66439 , H01L29/66545 , H01L29/66795 , H01L29/775 , H01L29/7849 , H01L29/785
Abstract: 一种鳍式场效应晶体管（FinFET）包括位于衬底之上的半导体层，其中，半导体层形成FinFET的沟道。第一硅锗氧化物层位于衬底之上，其中，第一硅锗氧化物层具有第一锗百分比。第二硅锗氧化物层位于第一硅锗氧化物层之上。第二硅锗氧化物层具有高于第一锗百分比的第二锗百分比。栅极介电层位于半导体层的侧壁和顶面上。栅电极位于栅极介电层之上。本发明还提供了一种调整半导体器件中的应变。
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公开(公告)号：CN104299909B
公开(公告)日：2017-04-05
申请号：CN201310452511.2
申请日：2013-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/7849 , H01L21/02104 , H01L21/76224 , H01L29/0649 , H01L29/66545 , H01L29/66795 , H01L29/78 , H01L29/7848 , H01L29/785
Abstract: 本发明提供了一种热调整半导体器件中的应力的方法，其包括：进行第一外延以在半导体衬底上生长硅锗层；进行第二外延以在硅锗层上生长硅层；以及进行第一氧化以氧化硅锗层，其中生成第一硅锗氧化区。执行应力释放操作以释放由第一硅锗氧化区引起的应力。在硅层的顶面和侧壁上形成栅极介电质。栅电极形成于栅极介电质上方。
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