公开(公告)号：CN102148214B

公开(公告)日：2013-03-13

申请号：CN201010199294.7

申请日：2010-06-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈皇宇 ,  侯元德 ,  李芳松 ,  杨稳儒 ,  张广兴 ,  郑仪侃 ,  田丽钧 ,  鲁立忠

IPC: H01L23/50 ,  G06F17/50

CPC classification number: G06F17/5072 ,  H01L23/5286 ,  H01L27/0207 ,  H01L27/11807 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 半导体芯片包括一行单元，其中，每个单元包括VDD线和VSS线。单元的所有VDD线连接为单条VDD线，单元的所有VSS线连接为单条VSS线。该行单元中没有具有偶数条G0路径的双图案化完整迹线，或者该行单元中没有具有奇数条G0路径的双图案化完整迹线。此外，还公开了一种用于服从双图案化的标准单元设计的方法。

公开(公告)号：CN102479280A

公开(公告)日：2012-05-30

申请号：CN201110229041.4

申请日：2011-08-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈皇宇 ,  范芳瑜 ,  侯元德 ,  鲁立忠 ,  刘如淦 ,  谢艮轩 ,  李芳松 ,  黄文俊 ,  田丽钧

IPC: G06F17/50 ,  G03F7/20

CPC classification number: G06F17/5077 ,  G03F7/70433 ,  G03F7/70466

Abstract: 本发明提供了用于实现符合多重图样化的技术设计布局的方法和装置。一种示例性方法包括：设置具有布线轨迹的布线栅格；向布线轨迹的每一个指定至少两种颜色中的一种；向布线栅格应用具有多个特征的图样布局，其中，多个特征的每一个均对应于至少一个布线轨迹；以及应用特征分裂约束，以确定图样布局是否为符合多重图样化的布局。如果图样布局不是符合多重图样化的布局，则可以修改图样布局直到实现符合多重图样化的布局。如果图样布局是符合多重图样化的布局，则基于每个特征对应的至少一个布线轨迹的颜色对多个特征的每一个进行着色，从而形成着色图样布局，并利用着色图样布局的特征生成至少两个掩模。每个掩模都包括单种颜色的特征。

公开(公告)号：CN102479280B

公开(公告)日：2014-04-16

申请号：CN201110229041.4

申请日：2011-08-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈皇宇 ,  范芳瑜 ,  侯元德 ,  鲁立忠 ,  刘如淦 ,  谢艮轩 ,  李芳松 ,  黄文俊 ,  田丽钧

IPC: G06F17/50 ,  G03F7/20

CPC classification number: G06F17/5077 ,  G03F7/70433 ,  G03F7/70466

Abstract: 提供了用于实现符合多重图样化的技术设计布局的方法和装置。一种示例性方法包括：设置具有布线轨迹的布线栅格；向布线轨迹的每一个指定至少两种颜色中的一种；向布线栅格应用具有多个特征的图样布局，其中，多个特征的每一个均对应于至少一个布线轨迹；以及应用特征分裂约束，以确定图样布局是否为符合多重图样化的布局。如果图样布局不是符合多重图样化的布局，则可以修改图样布局直到实现符合多重图样化的布局。如果图样布局是符合多重图样化的布局，则基于每个特征对应的至少一个布线轨迹的颜色对多个特征的每一个进行着色，从而形成着色图样布局，并利用着色图样布局的特征生成至少两个掩模。每个掩模都包括单种颜色的特征。

公开(公告)号：CN101740568B

公开(公告)日：2012-06-27

申请号：CN200910134052.7

申请日：2009-04-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 侯永清 ,  郭大鹏 ,  庄学理 ,  卡罗斯·迪雅兹 ,  鲁立忠 ,  田丽钧 ,  罗明健 ,  张志强 ,  戴春晖 ,  李芳松

IPC: H01L27/07 ,  H01L27/088

CPC classification number: H01L27/0207 ,  H01L21/823418 ,  H01L21/823481

Abstract: 本发明提供一种集成电路。上述集成电路包括一有源区域于一半导体基板中；一第一场效应晶体管(FET)设置于该有源区域中；以及一隔离结构设置于该有源区域中。上述场效应晶体管(FET)包括一第一栅极；一第一源极形成于该有源区域中，且设置于一第一区域上，邻接该第一栅极；以及一第一漏极形成于该有源区域中，且设置于一第二区域上，邻接该栅极。上述隔离结构包括一隔离栅极设置于邻接该第一漏极；以及一隔离源极形成于该有源区域中，且设置于邻接该隔离栅极使得该隔离源极和该第一漏极位于该隔离栅极的不同边处。本发明可以很好地保证元件的有源区域的连续性。

公开(公告)号：CN102148214A

公开(公告)日：2011-08-10

申请号：CN201010199294.7

申请日：2010-06-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈皇宇 ,  侯元德 ,  李芳松 ,  杨稳儒 ,  张广兴 ,  郑仪侃 ,  田丽钧 ,  鲁立忠

IPC: H01L23/50 ,  G06F17/50

CPC classification number: G06F17/5072 ,  H01L23/5286 ,  H01L27/0207 ,  H01L27/11807 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 半导体芯片包括一行单元，其中，每个单元包括VDD线和VSS线。单元的所有VDD线连接为单条VDD线，单元的所有VSS线连接为单条VSS线。该行单元中没有具有偶数条G0路径的双图案化完整迹线，或者该行单元中没有具有奇数条G0路径的双图案化完整迹线。此外，还公开了一种用于服从双图案化的标准单元设计的方法。

公开(公告)号：CN101740568A

公开(公告)日：2010-06-16

申请号：CN200910134052.7

申请日：2009-04-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 侯永清 ,  郭大鹏 ,  庄学理 ,  卡罗斯·迪雅兹 ,  鲁立忠 ,  田丽钧 ,  罗明健 ,  张志强 ,  戴春晖 ,  李芳松

IPC: H01L27/07 ,  H01L27/088

CPC classification number: H01L27/0207 ,  H01L21/823418 ,  H01L21/823481

Abstract: 本发明提供一种集成电路。上述集成电路包括一有源区域于一半导体基板中；一第一场效应晶体管(FET)设置于该有源区域中；以及一隔离结构设置于该有源区域中。上述场效应晶体管(FET)包括一第一栅极；一第一源极形成于该有源区域中，且设置于一第一区域上，邻接该第一栅极；以及一第一漏极形成于该有源区域中，且设置于一第二区域上，邻接该栅极。上述隔离结构包括一隔离栅极设置于邻接该第一漏极；以及一隔离源极形成于该有源区域中，且设置于邻接该隔离栅极使得该隔离源极和该第一漏极位于该隔离栅极的不同边处。本发明可以很好地保证元件的有源区域的连续性。