公开(公告)号：CN1229853C

公开(公告)日：2005-11-30

申请号：CN02143261.9

申请日：2002-09-25

Applicant: 株式会社东芝

Inventor： 永野元 ,  山田敬 ,  佐藤力 ,  水岛一郎 ,  親松尚人

IPC: H01L21/00 ,  H01L21/302

CPC classification number: H01L27/1203 ,  H01L21/84

Abstract: 本发明提供了一种表面的晶体缺陷少，且具有在有SOI的结构的区域与没有SOI结构的区域之间没有段差的平坦表面的半导体装置用衬底的制造方法及半导体装置用衬底。该方法包括：掩模层形成步骤，借助绝缘层(22)，在与半导体衬底(12)绝缘的半导体层上形成被形成图案的掩模层(35、42)；沟槽形成步骤，依据掩模层的图案蚀刻半导体层，形成向上述绝缘层贯通的沟槽(54)；保护部形成步骤，蚀刻比绝缘层的厚度薄的堆积于半导体衬底上的保护层，形成包覆沟槽侧面的侧壁保护部(94)；蚀刻步骤，从沟槽的底面开始到半导体衬底蚀刻绝缘层；以及单晶体层形成步骤，从通过绝缘层的蚀刻露出的半导体衬底的表面开始生成单晶体层(52)。

公开(公告)号：CN1430266A

公开(公告)日：2003-07-16

申请号：CN02160875.X

申请日：2002-12-27

Applicant: 株式会社东芝

Inventor： 永野元 ,  山田敬 ,  佐藤力 ,  水岛一郎 ,  藤井修

IPC: H01L21/84

CPC classification number: H01L21/76264 ,  H01L21/76278 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/10894 ,  H01L27/1203

Abstract: 半导体器件包含：形成了埋入氧化物层的第一半导体区域；不存在所述埋入氧化物层的第二半导体区域；在所述第一半导体区域和所述第二半导体区域的交界，至少到达所述埋入氧化物层的深度形成的沟；埋入所述沟中的分离用绝缘物层。

公开(公告)号：CN1411066A

公开(公告)日：2003-04-16

申请号：CN02149518.1

申请日：2002-09-27

Applicant: 株式会社东芝

Inventor： 山田敬 ,  永野元 ,  水島一郎 ,  佐藤力 ,  親松尚人 ,  新田伸一

IPC: H01L27/00

CPC classification number: H01L27/10894 ,  H01L21/76264 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/10832 ,  H01L27/10861 ,  H01L27/1203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 半导体装置具有：支持基片；在支持基片上的块状成长层形成第1元件的块状元件区域；在支持基片的埋入绝缘膜上的硅层形成元件的SOI元件区域；位于这些区域的边界的边界层。在块状成长层形成元件的块状元件区域的元件形成面，与在埋入绝缘膜上的硅层形成元件的SOI元件区域的元件形成面高度大致相等。

公开(公告)号：CN101032018B

公开(公告)日：2012-02-01

申请号：CN200580032811.9

申请日：2005-09-29

Applicant: 国际商业机器公司 ,  株式会社东芝

Inventor： 陈华杰 ,  杜雷斯蒂·奇达姆巴拉奥 ,  吴尚贤 ,  斯德哈萨·潘达 ,  沃纳·A.·劳施 ,  佐藤力 ,  亨利·K.·尤托莫

IPC: H01L21/8238 ,  H01L21/336

CPC classification number: H01L29/6659 ,  H01L21/26506 ,  H01L21/28052 ,  H01L21/28079 ,  H01L21/7624 ,  H01L29/1045 ,  H01L29/165 ,  H01L29/4933 ,  H01L29/495 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

Abstract: 提供了一种场效应晶体管(FET)(10)，其包括栅极叠层(29)，一对设置在所述栅极叠层(29)的侧壁上的第一隔离体(32)以及一对设置在所述栅极叠层(29)的相对两侧并与栅极叠层相隔第一距离的单晶半导体合金区(39)。所述FET(10)的源区和漏区(24)至少部分设置在所述半导体合金区(39)中，并由所述第一隔离体(32)对中的相应隔离体与所述栅极叠层(29)间隔开第二距离，所述第二距离可以不同于所述第一距离。所述FET(10)还可以包括设置在所述第一隔离体(32)上的第二隔离体(34)以及至少部分上覆盖所述半导体合金区(39)的硅化物区(40)，其中该硅化物区(40)被所述第一和第二隔离体(32,34)与所述栅极叠层(29)隔开。

公开(公告)号：CN101032018A

公开(公告)日：2007-09-05

申请号：CN200580032811.9

申请日：2005-09-29

Applicant: 国际商业机器公司 ,  株式会社东芝

Inventor： 陈华杰 ,  杜雷斯蒂·奇达姆巴拉奥 ,  吴尚贤 ,  斯德哈萨·潘达 ,  沃纳·A.·劳施 ,  佐藤力 ,  亨利·K.·尤托莫

IPC: H01L21/8238 ,  H01L21/336

CPC classification number: H01L29/6659 ,  H01L21/26506 ,  H01L21/28052 ,  H01L21/28079 ,  H01L21/7624 ,  H01L29/1045 ,  H01L29/165 ,  H01L29/4933 ,  H01L29/495 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

Abstract: 提供了一种场效应晶体管(FET)(10)，其包括栅极叠层(29)，一对设置在所述栅极叠层(29)的侧壁上的第一隔离体(32)以及一对设置在所述栅极叠层(29)的相对两侧并与栅极叠层相隔第一距离的单晶半导体合金区(39)。所述FET(10)的源区和漏区(24)至少部分设置在所述半导体合金区(39)中，并由所述第一隔离体(32)对中的相应隔离体与所述栅极叠层(29)间隔开第二距离，所述第二距离可以不同于所述第一距离。所述FET(10)还可以包括设置在所述第一隔离体(32)上的第二隔离体(34)以及至少部分上覆盖所述半导体合金区(39)的硅化物区(40)，其中该硅化物区(40)被所述第一和第二隔离体(32，34)与所述栅极叠层(29)隔开。

公开(公告)号：CN1819215A

公开(公告)日：2006-08-16

申请号：CN200610000325.5

申请日：2004-01-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  新田伸一 ,  山田敬 ,  佐藤力 ,  丹泽胜二郎 ,  水岛一郎

IPC: H01L27/12 ,  H01L21/84 ,  H01L21/762

CPC classification number: H01L21/84 ,  H01L21/76251 ,  H01L27/10829 ,  H01L27/10894 ,  H01L27/1203 ,  Y10S438/977

Abstract: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域，在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中，在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后，从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)中的任意位置为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分，其次，在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145，其次，有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111)，其次，在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。

公开(公告)号：CN1265448C

公开(公告)日：2006-07-19

申请号：CN200410000996.2

申请日：2004-01-17

Applicant: 株式会社东芝

Inventor： 永野元 ,  新田伸一 ,  山田敬 ,  佐藤力 ,  丹泽胜二郎 ,  水岛一郎

IPC: H01L21/70 ,  H01L21/00

CPC classification number: H01L21/84 ,  H01L21/76251 ,  H01L27/10829 ,  H01L27/10894 ,  H01L27/1203 ,  Y10S438/977

Abstract: 本发明的目的是能在SOI衬底上形成高品质的非SOI区域，在同一半导体芯片上有效地集成逻辑电路和DRAM。该目的是通过下述方法实现的。在元件形成用衬底的制造方法中，在使各自的主面对置的状态下经氧化膜(111)、(121)将在主面上具有热氧化膜(111)的支撑侧衬底(110)与在主面上具有热氧化膜(121)的有源层侧衬底(120)接合后，从与有源层侧衬底(120)的主面相反一侧的面到氧化膜(111)中的任意位置为止有选择地刻蚀有源层侧衬底(120)和氧化膜(121)、(111)的一部分，其次，在有源层侧衬底(120)的刻蚀侧面部上形成侧壁绝缘膜145，其次，有选择地刻蚀有源层侧衬底(120)的正下方以外剩下的氧化膜(111)，其次，在由氧化膜的除去而露出的支撑侧衬底(110)上形成单晶半导体层。

公开(公告)号：CN1235292C

公开(公告)日：2006-01-04

申请号：CN03131313.2

申请日：2003-05-13

Applicant: 株式会社东芝

Inventor： 八木下淳史 ,  水岛一郎 ,  佐藤力

IPC: H01L29/78 ,  H01L27/092 ,  H01L21/336

CPC classification number: H01L29/66772 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66545 ,  H01L29/78639 ,  H01L29/78648

Abstract: 本发明提供了一种半导体器件及其制造方法，其目的在于，在DTMOS中增大衬底偏置系数γ，实现进一步降低阈值电压。具备：Si支持衬底；向支持Si衬底(1)的表面层导入杂质形成的扩散层(6)；被配设在扩散层(6)上的埋入绝缘膜(2)；被配设在埋入绝缘膜(2)上的岛状的Si活性层(3)；被形成在活性层(3)内的沟道(8)；如夹着沟道(8)那样被形成在活性层(3)内的源和漏区域S、D；被形成在沟道(3)上的栅绝缘膜(4)；在该栅绝缘膜(4)上并且在活性层(3)的侧面上形成的，将上述沟道(8)、源和漏S、D绝缘分离的栅电极(5)；与上述活性层连接的电极。

公开(公告)号：CN1225028C

公开(公告)日：2005-10-26

申请号：CN03104114.0

申请日：2003-02-13

Applicant: 株式会社东芝

Inventor： 山田敬 ,  佐藤力 ,  新田伸一 ,  永野元 ,  水岛一郎 ,  亲松尚人 ,  南良博 ,  宫野信治 ,  藤井修

IPC: H01L29/786 ,  H01L27/04 ,  H01L27/12

CPC classification number: H01L27/10861 ,  H01L21/76243 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/10873 ,  H01L27/10894 ,  H01L27/1203 ,  H01L29/78639

Abstract: 一种半导体器件，包括：第1、第2半导体层和第1、第2MOS晶体管。第1半导体层，设置在半导体衬底上边，且已与上述半导体衬底电连起来。第2半导体层，设置在上述第1半导体层的附近，且与半导体衬底电隔离。第1、第2MOS晶体管，分别设置在上述第1、第2半导体层上边，分别具有与上述第1、第2半导体层的边界平行地配置的栅极电极。

公开(公告)号：CN1722466A

公开(公告)日：2006-01-18

申请号：CN200510084297.5

申请日：2003-05-13

Applicant: 株式会社东芝

Inventor： 八木下淳史 ,  水岛一郎 ,  佐藤力

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66772 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66545 ,  H01L29/78639 ,  H01L29/78648

Abstract: 本发明提供了一种半导体器件及其制造方法，其目的在于，在DTMOS中增大衬底偏置系数γ，实现进一步降低阈值电压。具备：Si支持衬底；向支持Si衬底(1)的表面层导入杂质形成的扩散层(6)；被配设在扩散层(6)上的埋入绝缘膜(2)；被配设在埋入绝缘膜(2)上的岛状的Si活性层(3)；被形成在活性层(3)内的沟道(8)；如夹着沟道(8)那样被形成在活性层(3)内的源和漏区域S、D；被形成在沟道(3)上的栅绝缘膜(4)；在该栅绝缘膜(4)上并且在活性层(3)的侧面上形成的，将上述沟道(8)、源和漏S、D绝缘分离的栅电极(5)；与上述活性层连接的电极。