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公开(公告)号：CN102263087B
公开(公告)日：2014-07-09
申请号：CN201010589516.6
申请日：2010-12-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L25/00 , H01L29/78 , H01L29/51 , H01L21/265 , H01L21/285 , H01L21/762
CPC classification number: H01L29/7848 , H01L21/26513 , H01L21/26586 , H01L21/30608 , H01L21/823807 , H01L21/823814 , H01L29/165 , H01L29/6659 , H01L29/66636 , H01L29/7833
Abstract: 本发明提供一种半导体元件及其制作方法，该半导体元件包括：一基板，具有一第一应变区与一第二应变区；一第一晶体管，具有一第一栅极，第一栅极设置于基板上，第一应变区与第一栅极之间间隔一第一间距；以及一第二晶体管，具有一第二栅极，第二栅极设置于基板上，第二应变区与第二栅极之间间隔一第二间距，且第二间距大于第一间距。本发明可提供关于最佳化的弹性的优点。此外，可调整离子注入工艺以调整基板区域的注入部分的横向蚀刻速度。
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公开(公告)号：CN103066124A
公开(公告)日：2013-04-24
申请号：CN201210110303.X
申请日：2012-04-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/10 , H01L21/336
CPC classification number: H01L21/26506 , H01L21/2658 , H01L21/26593 , H01L21/324 , H01L29/41783 , H01L29/66545 , H01L29/6656 , H01L29/66628 , H01L29/66772 , H01L29/7847 , H01L29/7848 , H01L29/78654
Abstract: 公开了具有多个错位结构的半导体器件及其制造方法。示例性半导体器件包括：栅极结构，覆盖半导体衬底的顶面；以及第一栅极隔离件，设置在栅极结构的侧壁上并覆盖衬底的顶面。半导体器件还包括结晶半导体材料，其覆盖半导体衬底的表面并与第一栅极隔离件的侧壁相邻。半导体器件还包括第二栅极隔离件，其设置在第一栅极隔离件的侧壁上并覆盖结晶半导体材料。半导体器件还包括：第一应力器件区域，设置在半导体衬底中；以及第二应力器件区域，设置在半导体衬底和结晶半导体材料中。
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公开(公告)号：CN113471357B
公开(公告)日：2024-08-13
申请号：CN202110660409.6
申请日：2021-06-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 存储器阵列器件包括：存储器单元阵列，位于衬底上方；存储器层级介电层，横向围绕存储器单元阵列；以及顶部互连金属线，沿水平方向横向延伸并且接触存储器单元内的相应行的顶部电极。平坦化存储器单元的顶部电极以提供与存储器层级介电层的顶面共面的顶面。顶部互连金属线不在包括存储器层级介电层的顶面的水平面下方延伸，并且防止顶部互连金属线和存储器单元的组件之间的电短路。本申请的实施例还涉及制造存储器阵列器件的方法。
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公开(公告)号：CN111261660B
公开(公告)日：2022-11-29
申请号：CN201911205480.4
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种半导体器件及其形成方法。所述方法包括在衬底上方形成底部电极层。在所述底部电极层上方形成磁隧道结(MTJ)层。在所述MTJ层上方形成顶部电极层。图案化所述顶部电极层。在图案化所述顶部电极层之后，在所述MTJ层和所述底部电极层上实施一个或者多个工艺周期。图案化的顶部电极层、图案化的MTJ层、以及图案化的底部电极层形成MTJ结构。所述一个或者多个工艺周期的每一个包括：在所述MTJ层和所述底部电极层上以第一持续时间实施蚀刻工艺，以及在所述MTJ层和所述底部电极层上以第二持续时间实施磁处理。
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公开(公告)号：CN115036363A
公开(公告)日：2022-09-09
申请号：CN202210353312.5
申请日：2022-04-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/786 , H01L21/34 , H01L21/8238
Abstract: 本公开涉及包括氢扩散阻挡件的晶体管及其形成方法。一种薄膜晶体管包括：栅极电极，嵌入在衬底上面的绝缘层中；栅极电介质，在栅极电极上面；有源层，包括化合物半导体材料并且在栅极电介质上面；以及源极电极和漏极电极，与有源层的端部部分接触。栅极电介质可以在与绝缘层的界面之上具有较厚的部分，以抑制氢扩散通过。附加地或替代地，可以在有源层和有源层上面的电介质层之间插入包括电介质金属氧化物材料的钝化帽盖电介质，以抑制氢扩散通过。
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Patent Agency Ranking
公开(公告)号：CN114758988A
公开(公告)日：2022-07-15
申请号：CN202210112032.5
申请日：2022-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L29/786 , H01L29/24
Abstract: 本公开实施例提出一种半导体结构。平坦绝缘间隔物层形成于基板上，而栅极、栅极介电层、与第一半导体金属氧化物层的垂直堆叠可形成其上。第一半导体金属氧化物层包括第一平均掺质浓度的第一n型掺质的原子。第二半导体金属氧化物层形成于第一半导体金属氧化物层上。第二半导体金属氧化物层的部分可掺杂第二n型掺质，以提供源极侧的n型掺杂区与漏极侧的n型掺杂区，其可包括第二平均掺质浓度的第二n型掺质的原子，且第二平均掺质浓度大于第一平均掺质浓度。可导入多种掺质以增进薄膜晶体管的效能。
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公开(公告)号：CN110970461B
公开(公告)日：2022-06-28
申请号：CN201910927513.X
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 磁阻随机存取存储器(MRAM)器件的顶部电极位于磁隧道结(MTJ)上方，顶部电极是使用取向为(111)晶体结构的氮化钛膜，代替钽、氮化钽和/或包括钽和氮化钽的多层使用。本申请的实施例还涉及MRAM设备、形成MRAM设备的方法、和MRAM单元。
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公开(公告)号：CN110970461A
公开(公告)日：2020-04-07
申请号：CN201910927513.X
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 磁阻随机存取存储器(MRAM)器件的顶部电极位于磁隧道结(MTJ)上方，顶部电极是使用取向为(111)晶体结构的氮化钛膜，代替钽、氮化钽和/或包括钽和氮化钽的多层使用。本申请的实施例还涉及MRAM设备、形成MRAM设备的方法、和MRAM单元。
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公开(公告)号：CN105023840A
公开(公告)日：2015-11-04
申请号：CN201510307239.8
申请日：2010-08-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/306 , H01L21/3065 , H01L21/336 , H01L29/78
CPC classification number: H01L29/66636 , H01L21/28518 , H01L21/30608 , H01L21/3065 , H01L29/66545 , H01L29/66621 , H01L29/66628 , H01L29/7834 , H01L29/7848
Abstract: 本发明提供一种具有应力沟道(strained channel)的半导体装置以及制造该装置的方法。此半导体装置具有形成在沟道凹陷上的栅极。以应力引发材料(stress-inducing material)填入形成于栅极两侧的第一凹陷及第二凹陷，该应力引发材料扩展进入源极/漏极延伸(source/drain extension)与栅极边缘重叠的区域。在一实施例中，沟道凹陷及/或第一与第二凹陷的侧壁可为沿着{111}刻面。本发明相较于其他已知系统可在沟道区显示较高且较均匀的应力。
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公开(公告)号：CN109786320B
公开(公告)日：2025-03-18
申请号：CN201811360493.4
申请日：2018-11-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H10D30/01
Abstract: 一种制造半导体装置的方法包括形成具有源极区及漏极区的晶体管。在源极区/漏极区上形成以下各者：第一通孔；第一金属层，在所述第一通孔上沿着第一方向延伸；第二通孔，在所述第一金属层上与所述第一通孔交叠；以及第二金属层，在所述第二通孔上沿着与所述第一方向不同的第二方向延伸；且在漏极区/源极区上形成以下各者：第三通孔；第三金属层，位于所述第三通孔上；第四通孔，在所述第三金属层之上与所述第三通孔交叠；以及受控装置，在所述第三金属层上处于与所述第二金属层相同的高度层级。
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