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公开(公告)号：CN110649061B
公开(公告)日：2022-12-13
申请号：CN201910162848.7
申请日：2019-03-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例描述形成具有金属化合物层的间隔件的示例性方法。该方法包括：在互连层上方形成磁隧道结(MTJ)结构和在磁隧道结结构和互连层上方沉积第一间隔件层。该方法还包括在第一间隔材料，磁隧道结结构和互连层上方沉积第二间隔件层，其中，第二间隔件层比第一间隔件层薄，并包括金属化合物。此外，该方法还包括：在第二间隔件层上方和MTJ结构之间沉积第三间隔件层。第二间隔件比第一间隔件薄。本发明实施例涉及用于磁隧道结的间隔件堆叠件。
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公开(公告)号：CN111261660B
公开(公告)日：2022-11-29
申请号：CN201911205480.4
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种半导体器件及其形成方法。所述方法包括在衬底上方形成底部电极层。在所述底部电极层上方形成磁隧道结(MTJ)层。在所述MTJ层上方形成顶部电极层。图案化所述顶部电极层。在图案化所述顶部电极层之后，在所述MTJ层和所述底部电极层上实施一个或者多个工艺周期。图案化的顶部电极层、图案化的MTJ层、以及图案化的底部电极层形成MTJ结构。所述一个或者多个工艺周期的每一个包括：在所述MTJ层和所述底部电极层上以第一持续时间实施蚀刻工艺，以及在所述MTJ层和所述底部电极层上以第二持续时间实施磁处理。
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公开(公告)号：CN111128863A
公开(公告)日：2020-05-08
申请号：CN201911055447.8
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/528
Abstract: 本发明涉及形成半导体结构的方法。该方法包括在第一介电层上方沉积蚀刻停止层(ESL)。ESL层沉积可以包括：在第一介电层上方流动第一前体；净化第一前体的至少部分；在第一介电层上方流动第二前体以形成ESL层的子层；并且净化第二前体的至少部分。该方法还可以包括在ESL层上沉积第二介电层以及在第二介电层中并且穿过ESL层形成通孔。本发明的实施例还涉及半导体互连结构。
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公开(公告)号：CN103367310B
公开(公告)日：2016-12-21
申请号：CN201210258769.4
申请日：2012-07-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/532 , H01L21/768
CPC classification number: H01L21/76832 , H01L21/0214 , H01L21/02164 , H01L21/02167 , H01L21/02304 , H01L21/76801 , H01L21/76802 , H01L21/76807 , H01L21/76835 , H01L21/76846 , H01L21/76871 , H01L21/76877 , H01L21/76879 , H01L23/53238 , H01L23/5329 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 公开了互连结构及其形成方法。互连结构包括形成在介电层中的导电层。粘着层形成在介电层和衬底之间。粘着层的碳含量比大于介电层的碳含量比。
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公开(公告)号：CN101552247B
公开(公告)日：2011-04-13
申请号：CN200810149643.7
申请日：2008-09-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/485 , H01L23/58
CPC classification number: H01L23/522 , H01L21/02348 , H01L21/31 , H01L21/76825 , H01L23/53295 , H01L23/562 , H01L24/05 , H01L2224/04042 , H01L2224/05 , H01L2224/05553 , H01L2924/01005 , H01L2924/01006 , H01L2924/01014 , H01L2924/01019 , H01L2924/01023 , H01L2924/01029 , H01L2924/01032 , H01L2924/01033 , H01L2924/14 , H01L2924/19041 , H01L2924/19043 , H01L2924/30105
Abstract: 本发明涉及一种集成电路结构，包括：半导体基底、第一低介电系数材料层、第二低介电系数材料层、第一反射金属垫以及焊垫。第一低介电系数材料层位于半导体基底之上，其中第一低介电系数材料层是一种上方低介电系数材料层。低介电系数材料层直接位于第一低介电系数材料层下方。第一反射金属垫位于第二低介电系数材料层之中，且第一反射金属垫具有浮动电性。焊垫位于第一反射金属垫上方，其中焊垫以及第一反射金属垫是垂直地相互对准。
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Patent Agency Ranking
公开(公告)号：CN118231339A
公开(公告)日：2024-06-21
申请号：CN202410386958.2
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 本发明涉及形成半导体结构的方法。该方法包括在第一介电层上方沉积蚀刻停止层(ESL)。ESL层沉积可以包括：在第一介电层上方流动第一前体；净化第一前体的至少部分；在第一介电层上方流动第二前体以形成ESL层的子层；并且净化第二前体的至少部分。该方法还可以包括在ESL层上沉积第二介电层以及在第二介电层中并且穿过ESL层形成通孔。
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公开(公告)号：CN112582532A
公开(公告)日：2021-03-30
申请号：CN202011051079.2
申请日：2020-09-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: MRAM单元具有底部电极、金属隧道结和顶部电极。金属隧道结在底部电极和顶部电极之间具有侧表面。侧表面上的薄层包括存在于其中一个电极中的一种或多种金属的化合物。薄层具有比MTJ低的电导。电极金属可以已在MTJ图案化期间沉积在侧面上，并随后反应以形成具有比电极金属的氮化物低的电导的化合物。薄层可以包括沉积在再沉积的电极金属上方的氧化物。薄层可以包括沉积在再沉积的电极金属上方的电极金属的化合物。氮化硅间隔件可以形成在薄层上方，而不形成电极金属的氮化物。本发明的实施例还涉及集成电路及其制造方法。
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公开(公告)号：CN111261499A
公开(公告)日：2020-06-09
申请号：CN201911214712.2
申请日：2019-12-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/033 , H01L21/027
Abstract: 本公开实施例提供一种形成多层遮罩的方法。方法包括在一介电层上方形成一多层遮罩。形成多层遮罩的操作包括在介电层上方形成一底层；在底层上方形成一第一中间层，第一中间层包括一第一含硅材料，第一含硅材料具有Si-CH3键的一第一含量；以及在第一中间层上方形成一第二中间层，第二中间层包括一第二含硅材料，第二含硅材料具有Si-CH3键的一第二含量，其中Si-CH3键的第二含量少于Si-CH3键的第一含量。
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公开(公告)号：CN110783271A
公开(公告)日：2020-02-11
申请号：CN201910696415.X
申请日：2019-07-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 本公开提供半导体结构的形成方法。本公开提供多层内连线系统中的金属间介电层，其采用的低介电常数的介电材料与其化学与物理特性的形成方法。此处所述的沉积技术包括等离子体辅助化学气相沉积、等离子体辅助原子层沉积、与原子层沉积工艺，其前驱物如四乙氧基硅烷及二乙氧基甲基硅烷可提供必要的氧原子，而可不采用氧气作为反应物之一。所述的沉积技术可还包含采用氧气的等离子体辅助化学气相沉积、等离子体辅助原子层沉积、与原子层沉积，其采用的前驱物可含有埋置的硅-氧-硅键如(CH3O)3-Si-O-Si-(CH3O)3或(CH3)3-Si-O-Si-(CH3)3。
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公开(公告)号：CN110649061A
公开(公告)日：2020-01-03
申请号：CN201910162848.7
申请日：2019-03-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例描述形成具有金属化合物层的间隔件的示例性方法。该方法包括：在互连层上方形成磁隧道结(MTJ)结构和在磁隧道结结构和互连层上方沉积第一间隔件层。该方法还包括在第一间隔材料，磁隧道结结构和互连层上方沉积第二间隔件层，其中，第二间隔件层比第一间隔件层薄，并包括金属化合物。此外，该方法还包括：在第二间隔件层上方和MTJ结构之间沉积第三间隔件层。第二间隔件比第一间隔件薄。本发明实施例涉及用于磁隧道结的间隔件堆叠件。
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