公开(公告)号：CN103367163B

公开(公告)日：2016-06-08

申请号：CN201210337912.9

申请日：2012-09-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 马哈维 ,  杨凯杰 ,  吴伟豪 ,  后藤贤一 ,  吴志强 ,  孙元成

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/78

CPC classification number: H01L29/1041 ,  H01L21/26506 ,  H01L21/2658 ,  H01L29/1045 ,  H01L29/1608 ,  H01L29/66537 ,  H01L29/66545 ,  H01L29/66651 ,  H01L29/7833

Abstract: 在衬底上制造金属氧化物半导体场效应晶体管(MOSFET)器件的方法包括通过第一类型掺杂剂掺杂MOSFET器件的沟道区。通过第二类型掺杂剂在衬底中形成源极和漏极。在位于MOSFET器件的栅极下方的区域中实施选择性掺杂剂去活化。本发明还提供了栅极下方具有选择性掺杂剂去活化的MOSFET。

公开(公告)号：CN102610642B

公开(公告)日：2016-03-30

申请号：CN201110299276.0

申请日：2011-09-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 后藤贤一 ,  吴志强

IPC: G03F7/00 ,  H01L29/78 ,  H01L29/10 ,  H01L21/336

CPC classification number: H01L29/66803 ,  G01N33/6893 ,  H01L29/785 ,  H01L2029/7857

Abstract: 本发明公开了一种在基板上形成半导体层的方法。该方法包括将半导体层图案化成鳍状结构。该方法包括在鳍状结构上方形成栅极介电层和栅电极层。该方法包括图案化栅极介电层和栅电极层，从而使得所形成的栅极结构包围鳍状结构的部分。该方法包括实施多个注入工艺，从而在鳍状结构中形成源极/漏极区域。实施多个注入工艺，从而使得鳍状结构中的掺杂轮廓是非均匀的，并且被栅极结构包围的鳍状结构的部分的第一区域具有比该鳍状结构的其他区域更轻的掺杂浓度级别。本发明还提供了一种非均匀沟道无结晶体管。

公开(公告)号：CN104979399A

公开(公告)日：2015-10-14

申请号：CN201410723299.3

申请日：2014-12-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余宗兴 ,  黄士轩 ,  许义明 ,  后藤贤一

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7847 ,  H01L21/26513 ,  H01L21/26586 ,  H01L21/26593 ,  H01L29/0603 ,  H01L29/1083 ,  H01L29/1608 ,  H01L29/167 ,  H01L29/24 ,  H01L29/41766 ,  H01L29/42364 ,  H01L29/66477 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7848

Abstract: 本发明涉及一种具有包括被配置为向外延沟道区提供应力的错位应力记忆(DSM)区的外延源极和漏极区的晶体管器件，及其形成方法。晶体管器件具有设置在半导体衬底上方的外延堆叠件以及设置在外延堆叠件上方的栅极结构。沟道区延伸至位于栅极结构的相对侧的外延源极和漏极区之间的栅极结构的下方。第一和第二错位应力记忆(DSM)区具有在沟道区内产生应力的应力晶格。第一和第二DSM区分别从外延源极区的下方和从外延漏极区的下方延伸至外延源极区内的第一位置和外延漏极区内的第二位置。使用第一和第二SDM区加应力于沟道区提高了器件性能。

公开(公告)号：CN101667595A

公开(公告)日：2010-03-10

申请号：CN200910168186.0

申请日：2009-09-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 克里希纳·库玛·布沃卡 ,  王静亚 ,  后藤贤一 ,  李文钦 ,  卡罗斯·H·迪雅兹

IPC: H01L29/78 ,  H01L29/08 ,  H01L29/10

CPC classification number: H01L29/7391 ,  H01L21/26586

Abstract: 一种半导体装置，包括：一沟道区；一栅介电层，位于该沟道区之上；一栅电极，位于该栅介电层之上；一第一源极/漏极区，邻近该栅介电层，其中该第一源极/漏极区具有一第一导电性，而至少该沟道区与该第一源极/漏极区之一包括一超晶格结构；以及一第二源极/漏极区，位于该沟道区内该第一源极/漏极区的相反侧，其中该第二源极/漏极区具有与该第一导电性相反的一第二导电性，而至少该沟道区与该第二源极/漏极区之一包括另一超晶格结构。本发明具有超晶格结构隧道型FET超越了公知MOSFET的次临界摆幅限制，也可降低起因于栅极漏电流的漏电流，还也可解决常见于具有低漏电流装置中的低开启电流问题。

公开(公告)号：CN101355102A

公开(公告)日：2009-01-28

申请号：CN200810000228.5

申请日：2008-01-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 克里希那布瓦卡 ,  后藤贤一

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66545 ,  H01L29/66356 ,  H01L29/7391

Abstract: 本发明关于一种半导体装置及形成该半导体装置的方法。该具低能带间隙层的半导体装置包括：含一半导体材质；一栅介电层，位于低能带间隙层上；一栅极，覆盖于栅介电层上；一与栅介电层邻接的第一源/漏极区，其中第一源/漏极区具有一第一传导特性；一与栅介电层邻接的第二源/漏极区，其中第二源/漏极区具有一与第一传导特性相反的第二传导特性。低能带间隙层位于第一及第二源/漏极区之间。本发明的半导体装置使一p－通道及n－通道的场效电晶体装置均衡的效能，并降低漏电流，改进次临界摆幅及开启电流的特性。

公开(公告)号：CN114823677A

公开(公告)日：2022-07-29

申请号：CN202210237042.1

申请日：2022-03-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 姜慧如 ,  后藤贤一 ,  凌嘉佑 ,  谢佑刚 ,  林仲德

IPC: H01L27/108 ,  H01L21/8242 ,  H01L29/786

Abstract: 本公开提出一种半导体装置。半导体装置包括第一薄膜晶体管与第二薄膜晶体管、位元线、第一电容器结构及第二电容器结构。第一薄膜晶体管与第二薄膜晶体管，包括半导体金属氧化物板位于基板上，以及一组多个电极结构位于半导体金属氧化物板上并沿着第一水平方向自一侧至另一侧含有第一源极、第一栅极、漏极、第二栅极与第二源极。位元线位于半导体金属氧化物板上并电性连接至漏极，且沿着第一水平方向横向延伸。第一电容器结构包括第一导电节点，其电性连接至第一源极。第二电容器结构包括第二导电节点，其电性连接至第二源极。

公开(公告)号：CN109103084B

公开(公告)日：2021-03-23

申请号：CN201711283650.1

申请日：2017-12-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吕俊颉 ,  让-皮埃尔·科林格 ,  后藤贤一 ,  吴志强 ,  林佑明

IPC: H01L21/28 ,  H01L29/423 ,  H01L21/336 ,  H01L29/78 ,  H01L29/06

Abstract: 在制造全环栅场效应晶体管的方法中，在衬底上方形成沟槽。将纳米管结构布置在沟槽中，每个纳米管结构包括碳纳米管(CNT)，碳纳米管具有包裹在CNT周围的栅极介电层和位于栅极介电层上方的栅电极层。在沟槽中形成锚定层。去除源极/漏极(S/D)区处的锚定层的部分。去除S/D区处的栅电极层和栅极介电层，从而暴露S/D区处的CNT的部分。在CNT的暴露部分上形成S/D电极层。去除栅极区处的锚定层的部分，从而暴露栅极结构的栅电极层的部分。在栅电极层的暴露部分上形成栅极接触层。本发明的实施例还涉及制造半导体器件的方法和半导体器件。

公开(公告)号：CN104979399B

公开(公告)日：2019-02-05

申请号：CN201410723299.3

申请日：2014-12-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余宗兴 ,  黄士轩 ,  许义明 ,  后藤贤一

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明涉及一种具有包括被配置为向外延沟道区提供应力的错位应力记忆(DSM)区的外延源极和漏极区的晶体管器件，及其形成方法。晶体管器件具有设置在半导体衬底上方的外延堆叠件以及设置在外延堆叠件上方的栅极结构。沟道区延伸至位于栅极结构的相对侧的外延源极和漏极区之间的栅极结构的下方。第一和第二错位应力记忆(DSM)区具有在沟道区内产生应力的应力晶格。第一和第二DSM区分别从外延源极区的下方和从外延漏极区的下方延伸至外延源极区内的第一位置和外延漏极区内的第二位置。使用第一和第二SDM区加应力于沟道区提高了器件性能。

公开(公告)号：CN105023945B

公开(公告)日：2018-03-23

申请号：CN201410341585.3

申请日：2014-07-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余宗兴 ,  刘佳雯 ,  徐烨 ,  后藤贤一

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7834 ,  H01L21/26506 ,  H01L29/1045 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/66492 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66651 ,  H01L29/7848

Abstract: 本发明描述了一种半导体器件及其形成方法。半导体器件包括位于半导体复合层中并邻近沟道的有源区域。该有源区域包括具有第一掺杂剂浓度的第一有源区域层、位于第一有源区域层上方并具有第二掺杂剂浓度的第二有源区域层、以及位于第二有源区域层上方并具有第三掺杂剂浓度的第三有源区域层。第三掺杂剂浓度大于第二掺杂剂浓度，并且第二掺杂剂浓度大于第一掺杂剂浓度。该沟道包括位于第一沟道层上方并包含碳的第二沟道层以及位于第二沟道层上方的第三沟道层。相较于不具有有源区域和沟道结构的半导体器件，有源区域结构提高了驱动电流并减小了接触电阻，并且该沟道结构增加了短沟道控制。

公开(公告)号：CN107068639A

公开(公告)日：2017-08-18

申请号：CN201611251353.4

申请日：2016-12-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈欣苹 ,  杨岱宜 ,  后藤贤一 ,  眭晓林 ,  卡罗斯·H·戴尔兹

IPC: H01L23/48

CPC classification number: B82B1/005 ,  B81B3/0021 ,  B81B2203/0118 ,  B81B2207/015 ,  B81B2207/09 ,  B81C1/00246 ,  B81C2203/0136 ,  B81C2203/0771 ,  B82B3/008 ,  H01L23/481

Abstract: 本发明的实施例提供一种纳米机电装置结构，包括：基板，内连线结构形成于基板之上。纳米机电装置结构还包括：介电层形成于内连线结构之上，梁结构形成于介电层之中与之上，其中梁结构包括固定部分与可移动部分，固定部分沿着垂直方向延伸，且可移动部分沿着水平方向延伸。纳米机电装置结构尚包括：盖结构形成于介电层与梁结构之上；以及凹洞形成于梁结构与盖结构之间。