用于集成电路的结构和方法

    公开(公告)号:CN105280641B

    公开(公告)日:2019-06-14

    申请号:CN201410436389.4

    申请日:2014-08-29

    Abstract: 本发明提供了一种IC器件的诸多不同实施例。IC器件包括设置在衬底的表面上方的栅叠件和沿着栅叠件的侧壁设置的间隔件。间隔件具有面向衬底的表面同时朝向栅叠件形成锥形的锥形边缘。因此,锥形边缘相对于衬底的表面呈一角度。本发明还提供了一种制造半导体集成电路(IC)器件的方法。

    金属栅极结构及其制造方法

    公开(公告)号:CN105280691B

    公开(公告)日:2018-07-20

    申请号:CN201510104089.0

    申请日:2015-03-10

    CPC classification number: H01L29/4983 H01L21/28088

    Abstract: 本发明提供了一种半导体结构,该半导体结构包括:设置在衬底上方的栅极结构,其中,栅极结构包括:高k介电层和功函结构。高k介电层包括基部和侧部,侧部从基部的端部延伸,侧部基本上垂直于基部。功函结构包括:设置在高k介电层上方的第一金属;和设置在第一金属上方并且包括底部和从底部的端部延伸的侧壁部分的第二金属,其中,第一金属包括与第二金属不同的材料,并且侧壁部分和底部之间的界面的长度与位于高k介电层内的底部的长度呈预定比率。本发明涉及金属栅极结构及其制造方法。

    半导体结构及其制造方法
    5.
    发明公开

    公开(公告)号:CN111243961A

    公开(公告)日:2020-06-05

    申请号:CN202010082088.1

    申请日:2015-05-18

    Abstract: 本发明的一些实施例提供了一种半导体结构,其包括衬底和部分设置在衬底中的外延区域。外延区域包括晶格常数大于衬底的晶格常数的物质。外延区域中的物质的浓度分布从外延区域的底部到外延区域的顶部单调增加。外延区域的第一层具有为约2的高度与宽度比。第一层是紧挨衬底设置的层,并且第一层具有的物质的平均浓度为从约10%至约40%。第二层设置在第一层上方。第二层具有底部,底部具有的物质浓度为从约20%至约50%。本发明涉及半导体结构及其制造方法。

    半导体器件及其形成方法

    公开(公告)号:CN107039278B

    公开(公告)日:2020-05-22

    申请号:CN201611021412.9

    申请日:2016-11-15

    Abstract: 本发明的实施例提供了一种形成半导体器件的方法,包括形成从衬底延伸的鳍。鳍具有源极/漏极(S/D)区和沟道区。鳍包括第一半导体层和第一半导体层上的第二半导体层。第一半导体层具有第一组分,且第二半导体层具有不同于第一组分的第二组分。该方法还包括从鳍的S/D区去除第一半导体层,从而使得第二半导体层的在S/D区中的第一部分悬置在间隔中。该方法还包括在S/D区中外延生长第三半导体层,第三半导体层围绕在第二半导体层的第一部分周围。本发明的实施例还提供了一种半导体器件。

    关于外延沟道器件的错位应力记忆技术

    公开(公告)号:CN104979399B

    公开(公告)日:2019-02-05

    申请号:CN201410723299.3

    申请日:2014-12-02

    Abstract: 本发明涉及一种具有包括被配置为向外延沟道区提供应力的错位应力记忆(DSM)区的外延源极和漏极区的晶体管器件,及其形成方法。晶体管器件具有设置在半导体衬底上方的外延堆叠件以及设置在外延堆叠件上方的栅极结构。沟道区延伸至位于栅极结构的相对侧的外延源极和漏极区之间的栅极结构的下方。第一和第二错位应力记忆(DSM)区具有在沟道区内产生应力的应力晶格。第一和第二DSM区分别从外延源极区的下方和从外延漏极区的下方延伸至外延源极区内的第一位置和外延漏极区内的第二位置。使用第一和第二SDM区加应力于沟道区提高了器件性能。

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