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公开(公告)号：CN119378610A
公开(公告)日：2025-01-28
申请号：CN202411472784.8
申请日：2024-10-22
Applicant: 重庆邮电大学
IPC: G06N3/0464 , G06N3/063 , G06F17/16 , G06F15/78
Abstract: 本发明请求保护一种卷积神经网络加速器(CNNCU)系统内的访存电路，主要涉及片外DDR与特征图缓存模块之间的双向数据交换控制电路(特征图数据交换微系统)以及片外卷积核存储器与卷积核数据缓存模块之间的单向数据读取控制电路(卷积核数据读取微系统)。该特征图数据交换微系统根据张量计算单元的数据吞吐率对DDR以及特征图缓存模块的读写地址和使能信号进行灵活控制，优化后的访存电路能够最大化利用DDR的数据带宽以及提升加速器的运算效率；该卷积核数据读取微系统考虑FPGA板卡的片外存储器资源情况给出适合卷积神经网络加速器的卷积核数据访存方案，同样能够最大化利用非易失性存储器的数据带宽以及提升加速器的运算效率。
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公开(公告)号：CN117749145A
公开(公告)日：2024-03-22
申请号：CN202311677528.8
申请日：2023-12-07
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种抗PVT变化的三态比较器电路，其中包括主比较器、副比较器、主比较器时钟模块、副比较器时钟模块、异或门、与门和非门。主比较器接输入信号；副比较器的输入电压为该比较器设计精度的1/4；异或门用于判断比较器是否得到比较结果；主比较器时钟模块用于产生两个时钟信号；与门的输出信号是第三态的标志信号，若为高电平，则使主比较器时钟模块输出的时钟信号拉低，使比较器进入复位阶段。常规比较器输出有A＞B或A＜B两种状态，本发明技术方案则引入了第三种状态，即输入信号的差值小于比较器设计精度的1/4，可在抑制比较器亚稳态的同时得到更高比较精度，且该电路具有抗PVT变化的特性，适用于异步SAR模数转换器中。
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公开(公告)号：CN117097140A
公开(公告)日：2023-11-21
申请号：CN202310906094.8
申请日：2023-07-21
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种用于降压变换器的软启动及软恢复电路，主要由软启动及软恢复模块，运算放大器EA1，运算放大器EA1，比较器COMP1，比较器COMP2，比较器COMP3，RS触发器，非交叠时钟组成。其中，PMOS器件MP1～3接成电流镜结构，其电流比例为1：K1：K2，路径1对电容C1进行恒流充电，路径2为一个快速充电调节模块，路径3为箝位电路，软启动电压VSS通过运算放大器EA1与反馈电压VFB箝位。一旦检测到反馈电压VFB低于参考电压VREF1(VREF
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公开(公告)号：CN116208147A
公开(公告)日：2023-06-02
申请号：CN202211573290.X
申请日：2022-12-08
Applicant: 重庆邮电大学 , 中国电子科技集团公司第二十四研究所
Abstract: 本发明请求保护一种高无杂散动态范围的分段式R‑2R倒梯形电阻网络，该电路通过将R‑2R倒梯形电阻网络进行分段处理，并对高位段电阻网络进行无交叠旋转选择处理来提高电路的无杂散动态范围(Spurious‑free Dynamic Range，SFDR)。电路主要包括：温度计译码器，用于将高4位二进制码转码为15级温度计码；累加器，用于对高4位二进制码进行累加，产生对数移位器所需要的移位控制信号(也叫指针)；对数移位器，用于根据累加器输入的移位控制信号和输入的温度计码进行移位操作；电平保持电路，用来补偿数移位器进行移位操作时所损失的电平；锁存器，用于将低12位和高4位的信号进行时域对齐；分段式R‑2R倒梯形电阻网络，用于接收锁存器的数字信号，然后对数字信号进行解码。
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公开(公告)号：CN115441871A
公开(公告)日：2022-12-06
申请号：CN202211132495.4
申请日：2022-09-08
Applicant: 重庆邮电大学
IPC: H03M1/10
Abstract: 本发明请求保护一种应用于流水线ADC的自适应后台校准系统，包括：采样保持模块，第一变频单元、第二变频单元，低速高精度ADC、待校准流水ADC、LMS自适应滤波器以及减法器；可校准流水线ADC因电容失配、有限运放增益、运放失调等非理想因素造成的线性误差。通过使用低速但高精度的ADC作为基准，与待校准的流水线ADC并联，并将两者的数字输出的差值送到数字自适应滤波器中进行处理，使流水线ADC的输出不断逼近低速但高精度ADC输出，从而达到数字校准的目的。这个过程中，正常的转换过程不受影响，不会降低原ADC的转换速度，具有校准精度高，收敛速度快、跟踪能力强等优点。
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Patent Agency Ranking
公开(公告)号：CN115425937A
公开(公告)日：2022-12-02
申请号：CN202211006536.5
申请日：2022-08-22
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种应用于电压隔离的斩波运算放大电路，该电路主要包括跨导放大器amp1、amp2、amp3、amp4，amp5，斩波调制电路CHIN、CHOUT、CHfb、CHRRL，电容Cin1、Cin2、Cfb1、Cfb2、Cs1、Cs2、Cm1、Cm21a、Cm21b、Cm22a、Cm22b，电阻res1、res2，斩波调制信号fchop。斩波调制电路CHIN将高压端输入而来的模拟电压信号调制到频率为fchop的电压信号并通过隔离电容Cin1、Cin2耦合到低压端，低压端的偏置电阻res1、res2为低压端输入跨导放大器amp1重新提供直流偏置信号，CHOUT会将跨导放大器amp1的失调电压VOFFSET和1/f噪声调制到高频，同时将amp1的输出电流信号重新调制为从高压端输入的频率，最后输出电压的大小为输入信号Vout＝Vin×(Cfb/Cin)，纹波消除环消除跨导放大器amp1、amp2、amp3失调电压产生的纹波。
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公开(公告)号：CN114978188A
公开(公告)日：2022-08-30
申请号：CN202210573766.3
申请日：2022-05-24
Applicant: 重庆邮电大学
IPC: H03M3/00
Abstract: 本发明请求保护一种基于二阶增量式sigma delta ADC的电容适配电路,包括反馈通路、量化器、第一级、第二级积分器、第一、第二、第三前馈通路、电容适配网络；反馈通路连接于第一级积分器对应的求和节点的输入端和量化器的输出端之间，将量化器输出的输出信号进行处理得到反馈信号；第一前馈通路连接于调制器的输出端和量化器的输入端之间，第二前馈通路连接于第一级积分器的输出端和量化器的输入端之间，第三前馈通路连接于第二级积分器的输出端和量化器的输入端之间，前馈通路在量化之前对输入信号与第一级、第二级积分器的输出信号进行加权求和；电容适配网络连接在第一级积分器的输出与第二级积分器的输入之间，用于根据输入信号的幅值匹配不同的参数。
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公开(公告)号：CN109945899B
公开(公告)日：2021-01-26
申请号：CN201910219754.9
申请日：2019-03-22
Applicant: 重庆邮电大学
IPC: G01D5/249
Abstract: 本发明请求保护一种应用于输出缓冲器工艺角补偿的探测编码电路，包括工艺角探测电路、编码电路、逻辑控制电路。其中，工艺角探测电路由两个非门和四个相同尺寸的MOS管PM1—PM4、NM1—NM4构成，根据控制信号RST的变化输出工艺角电压曲线。编码电路包括4个相同比较器和触发器，将工艺角探测电路的输出信号与偏置电压作比较实现编码，本发明采用二极管连接的PMOS管产生偏置电压，通过输入信号Vpulse实现VP1/VP2、VN1/VN2的锁存。逻辑电路由6个与门和3个非门构成，通过逻辑组合锁存信号、DOUT和VDD产生两组3位的工艺角控制信号。通过减小输出信号各补偿类型下的Slew rate的差值达到工艺角补偿的目的。
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公开(公告)号：CN112199912A
公开(公告)日：2021-01-08
申请号：CN202011000059.2
申请日：2020-09-22
Applicant: 重庆邮电大学
IPC: G06F30/331 , G06F30/327
Abstract: 本发明请求保护一种基于FPGA的自适应算法模块化设计方法。主要包括3个部分：(1)规范并行和非规范并行的自适应LMS滤波器设计(2)整个自适应FxLMS系统的电路模型搭建(3)Vivado综合工具下的RTL电路结构模型以及自适应算法的testbench平台。本发明创新点在于相比较传统的FxLMS算法，本发明在Simulink库基础上加入Xilinx System generator工具，利用该工具调用基本的加法器、乘法器以及一些逻辑单元块进行模块化设计，最后生成HDL代码，结合Vivado综合工具进行布局布线和时序仿真。本发明不仅能降低开发周期、提高建模准确度、实现资源和速度的良好匹配，而且可以显著提高算法的灵活性，增强算法的性能，方便实现自适应算法的阶数快速调整。
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公开(公告)号：CN109948784A
公开(公告)日：2019-06-28
申请号：CN201910003898.0
申请日：2019-01-03
Applicant: 重庆邮电大学
IPC: G06N3/063
Abstract: 本发明请求保护一种基于快速滤波算法的卷积神经网络加速器电路。为了减少卷积神经网络算法(CNN)的计算量，本发明利用快速滤波算法消除了二维卷积运算中卷积窗口之间重叠区域计算的冗余，使得算法强度缩减，提高了卷积计算效率。接着，本发明设计了4并行快速滤波算法的卷积计算加速单元，该单元采用若干小滤波器组成的复杂度较低的并行滤波结构来实现。这对于可编程的FPGA设计来说，不仅可以降低硬件资源的消耗，还可以提升运行速度。同时本文还对激活函数进行了优化设计，利用查找表和多项式结合的分段拟合方法设计了激活函数(sigmoid)的硬件电路，以保证近似的激活函数的硬件电路不会使精度下降。
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