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公开(公告)号：CN117176158A
公开(公告)日：2023-12-05
申请号：CN202311104507.7
申请日：2023-08-30
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种基于双曲正切导数的流水线ADC增程式变步长LMS校准系统，包括待校准ADC，低速高精度ADC，降频器，LMS自适应滤波器和减法器。在传统LMS算法的基础上，引入双曲正切一阶导数函数1/coshx2，通过建立步长与误差的非线性关系，u(n)＝α(1‑1/(β*cosh(|e(n)|))γ)，根据误差信号大小实时更新步长的大小，并以此来提高算法的收敛速度，提高精确度。待校准ADC的输出端与变步长LMS自适应滤波器的输入端相连，输出通过降频器降频后与减法器的一个输入端相连，减法器的另一个输入与低速高精度ADC的输出端相连接，输出端与滤波器的控制端相连，然后重复上面的步骤，使得待校准的流水线ADC的输出逐渐逼近低速高精度ADC的输出。本算法具有校准精度高，收敛速度快等优点。
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公开(公告)号：CN116707307A
公开(公告)日：2023-09-05
申请号：CN202310763858.2
申请日：2023-06-26
Applicant: 重庆邮电大学
IPC: H02M3/158
Abstract: 本发明请求保护一种用于DC‑DC不连续导通模式的逐次逼近控制电路，主要包括逐次逼近控制模块、环路控制核心电路、非交叠时钟、RS触发器、DCM/CCM模式选择、上升沿检测电路、数据选择器、锁相环。其中，环路控制核心电路保证了整个DC‑DC电路的正常工作；锁相环会让DC‑DC处于连续导通模式(CCM)时，工作频率FSW保持稳定，此时VCTRL＝VA；当DC‑DC处于不连续导通模式(DCM)时，逐次逼近控制模块会找到一个接近锁相环的输出电压VA作为电压控制核心电路的输入信号VCTRL，此时VCTRL＝VB。非交叠时钟防止H_side MOS和L_side MOS同时导通，造成损耗；连续导通模式(CCM)/不连续导通模式(DCM)模式选择器的输出信号VG用于判断电路的工作模式。上升沿检测电路检测VG的上升沿，输出信号VRST会对逐次逼近控制模块进行复位操作。
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公开(公告)号：CN116667665A
公开(公告)日：2023-08-29
申请号：CN202310766465.7
申请日：2023-06-26
Applicant: 重庆邮电大学
IPC: H02M3/07
Abstract: 本发明请求保护用于开关电源的自举电容内置及百分百占空比控制电路，主要包括环路控制核心电路、最小时间关断电路、非交叠时钟、100％占空比控制电路、电平移位电路、振荡器、自举电路、RS触发器、两输入或门。其中环路控制核心电路是保证未进入100％占空比模式时，DC‑DC环路的正常工作；最小关断时间电路是保证自举电容CBOOT1有足够的电荷来让电路的下一个周期正常的运行；100％占空比控制电路是根据环路控制核心电路输出电压VS和最小关断时间电路VTOFF来判断是否进入100％占空比模式。电平移位电路是将高端管H_side MOS的栅极电压提高，保证高端管H_side MOS能够正常工作；非交叠时钟是防止高端管H_side MOS和低端管L_side MOS同时导通，造成损耗。
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公开(公告)号：CN117749145A
公开(公告)日：2024-03-22
申请号：CN202311677528.8
申请日：2023-12-07
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种抗PVT变化的三态比较器电路，其中包括主比较器、副比较器、主比较器时钟模块、副比较器时钟模块、异或门、与门和非门。主比较器接输入信号；副比较器的输入电压为该比较器设计精度的1/4；异或门用于判断比较器是否得到比较结果；主比较器时钟模块用于产生两个时钟信号；与门的输出信号是第三态的标志信号，若为高电平，则使主比较器时钟模块输出的时钟信号拉低，使比较器进入复位阶段。常规比较器输出有A＞B或A＜B两种状态，本发明技术方案则引入了第三种状态，即输入信号的差值小于比较器设计精度的1/4，可在抑制比较器亚稳态的同时得到更高比较精度，且该电路具有抗PVT变化的特性，适用于异步SAR模数转换器中。
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公开(公告)号：CN117097140A
公开(公告)日：2023-11-21
申请号：CN202310906094.8
申请日：2023-07-21
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种用于降压变换器的软启动及软恢复电路，主要由软启动及软恢复模块，运算放大器EA1，运算放大器EA1，比较器COMP1，比较器COMP2，比较器COMP3，RS触发器，非交叠时钟组成。其中，PMOS器件MP1～3接成电流镜结构，其电流比例为1：K1：K2，路径1对电容C1进行恒流充电，路径2为一个快速充电调节模块，路径3为箝位电路，软启动电压VSS通过运算放大器EA1与反馈电压VFB箝位。一旦检测到反馈电压VFB低于参考电压VREF1(VREF
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Patent Agency Ranking
公开(公告)号：CN119727720A
公开(公告)日：2025-03-28
申请号：CN202411518817.8
申请日：2024-10-29
Applicant: 重庆邮电大学
Abstract: 本发明涉及一种基于伪随机序列注入的流水线SAR ADC数字后台校准方法，属于模拟集成电路技术领域。在第一级SAR ADC量化得到余差信号后，在余差信号中注入伪随机序列，叠加后的信号被后级ADC采样和转换，最终在数字码输出码中引起非线性误差，接着对输入的序列和数字输出码作相关运算得到电路中非理想因素的误差信息，最后通过变步长的迭代算法逼近电路中实际的级间增益值用于数字码重构模拟信号，最终达到校准的效果。本发明可避免迭代过程步长step对速度和精度的影响，用于校准电容失配和运放的有限增益引起的级间增益误差，且在校准的迭代过程中实现更优的速度和精度，明显改善ADC的性能，提高信噪比和无杂散动态范围。
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公开(公告)号：CN117914324A
公开(公告)日：2024-04-19
申请号：CN202311591340.1
申请日：2023-11-27
Applicant: 重庆邮电大学
IPC: H03M3/00
Abstract: 本发明请求保护一种用于delta‑sigma调制器的离散型低功耗积分器，属于集成电路领域，包括第一反馈模块、第二反馈模块、积分放大器模块、信号输入模块，所述的积分器模块包含第一运放和第二运放，其输入端，分别与信号输入和第一、第二反馈模块相连。其第一、第二运放的输出也分别连接到积分器输出。后级量化器产生的结果对所述的第一反馈模块、第二反馈模块进行控制，其时钟输入CLK1,CLK2,CLK1S,CLK2S对信号输入模块和积分器模块进行控制。delta‑sigma ADC第一级积分器最为重要，其中运放要求最高，功耗最大。利用本发明的积分器可使整个调制器的功耗极大降低。
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公开(公告)号：CN117335798A
公开(公告)日：2024-01-02
申请号：CN202311172914.1
申请日：2023-09-12
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种基于反双曲正弦函数的流水线ADC变步长LMS校准系统，包括待校准的高速Pipeline ADC模块，低速系统时钟模块，低速高精度Sigma‑Delta ADC，可变步长的自适应滤波器，数字降频器和减法器。在传统LMS算法的基础上，引入反双曲正弦函数arcsinh x，改进的步长因子更新方式,根据误差的平方和输入信号的平方差异来更新步长因子E(n)。据此，建立步长与输入信号以及误差的数学模型为μ(n)＝ρ·arcsinh(β·E(n))，根据误差信号大小实时更新步长，在每次更新滤波器权值时，都会保存最小误差和对应的滤波器权值和输出结果。这样可以在算法运行结束后，得到最优的滤波器权值和相应的输出结果。该算法具有校准精度高，收敛速度快等优点。
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公开(公告)号：CN117200564A
公开(公告)日：2023-12-08
申请号：CN202310897491.3
申请日：2023-07-20
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种用于降压变换器的固定斜率启动电路，主要由时钟产生器，采样模块，斜率控制模块，比较器COMP1‑2，数据选择器，非交叠时钟组成。其中，时钟产生器用于产生时钟信号CLKA和CLKB去控制采样模块和斜率控制模块的时序，采样模块会根据时钟信号CLKA和CLKB去采样输出电压VOUT，并且输出检测信号VSEN，斜率控制模块会根据时钟信号CLKB的变化来比较输出电压VOUT以及检测信号VSEN，输出信号为软启动电压VSS。可以通过控制软启动电压VSS的上升斜率进而控制输出电压VOUT的上升斜率，进而实现固定斜率启动。
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公开(公告)号：CN116800269A
公开(公告)日：2023-09-22
申请号：CN202310724002.4
申请日：2023-06-16
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种用于环路展开型SAR ADC的比较器复用结构，属于模拟集成电路设计技术领域。与传统的SAR架构只使用一个比较器来进行N位转换不同，环路展开架构使用N个比较器进行N位转换。这里提出了一种基于环路展开型的新结构，每一级比较器产生的比较结果触发下一级量化，最后一级比较器量化完成后，比较结果又触发第一级比较器再进行量化，同一级比较器量化两次，直到复位信号到来。每一位比较结果存储在对应的寄存器中并直接反馈到该位DAC电容阵列。通过将比较器进行复用，减少了一半比较器的数量，进一步减少了多个比较器所带来的不同失调电压造成的非线性影响，并缩减了电路面积和功耗，减少电路的非线性度。
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