一种卷积神经网络加速器高效访存电路设计与实现

    公开(公告)号:CN119378610A

    公开(公告)日:2025-01-28

    申请号:CN202411472784.8

    申请日:2024-10-22

    Abstract: 本发明请求保护一种卷积神经网络加速器(CNNCU)系统内的访存电路,主要涉及片外DDR与特征图缓存模块之间的双向数据交换控制电路(特征图数据交换微系统)以及片外卷积核存储器与卷积核数据缓存模块之间的单向数据读取控制电路(卷积核数据读取微系统)。该特征图数据交换微系统根据张量计算单元的数据吞吐率对DDR以及特征图缓存模块的读写地址和使能信号进行灵活控制,优化后的访存电路能够最大化利用DDR的数据带宽以及提升加速器的运算效率;该卷积核数据读取微系统考虑FPGA板卡的片外存储器资源情况给出适合卷积神经网络加速器的卷积核数据访存方案,同样能够最大化利用非易失性存储器的数据带宽以及提升加速器的运算效率。

    基于皮尔逊相关系数的时钟偏差数字校准系统及方法

    公开(公告)号:CN117749181A

    公开(公告)日:2024-03-22

    申请号:CN202311792325.3

    申请日:2023-12-25

    Abstract: 本发明请求保护一种基于皮尔逊相关系数的时钟偏差数字校准系统及方法,应用于时域交织型模数转换器之中。引入皮尔逊相关系数,通过将两个通道的数字输出码提取出来作为样本,然后计算皮尔逊相关系数中的对应变量对其进行进一步处理可以得到由于时钟偏差的存在导致相关性系数变量的差值,通过这个差值可以求得其通道间时钟偏差的大小。然后,利用电压与微分的关系,将由于时钟偏差产生的误差电压去除,以达到消除时钟偏差对于ADC的动态性能的影响。该校准方法无需额外参考通道,对于输入信号无特定要求,一个校准周期就能将多个通道同时校准完成,控制逻辑简单,可以达到以较小的代价快速校准时钟偏差的目的。

    基于伪随机序列注入的流水线SAR ADC数字后台校准方法

    公开(公告)号:CN119727720A

    公开(公告)日:2025-03-28

    申请号:CN202411518817.8

    申请日:2024-10-29

    Abstract: 本发明涉及一种基于伪随机序列注入的流水线SAR ADC数字后台校准方法,属于模拟集成电路技术领域。在第一级SAR ADC量化得到余差信号后,在余差信号中注入伪随机序列,叠加后的信号被后级ADC采样和转换,最终在数字码输出码中引起非线性误差,接着对输入的序列和数字输出码作相关运算得到电路中非理想因素的误差信息,最后通过变步长的迭代算法逼近电路中实际的级间增益值用于数字码重构模拟信号,最终达到校准的效果。本发明可避免迭代过程步长step对速度和精度的影响,用于校准电容失配和运放的有限增益引起的级间增益误差,且在校准的迭代过程中实现更优的速度和精度,明显改善ADC的性能,提高信噪比和无杂散动态范围。

    一种变参数变步长伪随机注入的Pipeline-SAR ADC校准方法

    公开(公告)号:CN119420354A

    公开(公告)日:2025-02-11

    申请号:CN202411518813.X

    申请日:2024-10-29

    Abstract: 本发明涉及一种变参数变步长伪随机注入的Pipeline‑SAR ADC校准方法,属于模拟集成电路领域。该方法可校准Pipeline‑SAR ADC因电容失配、运放增益失调、比较器失调等非理想因素引起的误差,通过注入伪随机序列提取ADC的非理想因素导致的误差,然后引入变参数反双曲正切函数改变校准的迭代步长,从而使预估增益值逐步趋近实际增益值,达到校准的效果。本发明相比传统的伪随机注入校准技术,其校准收敛速度更快、精度更高,减少了硬件资源的消耗。校准时序和ADC转换相互独立,校准过程中ADC的转换过程不受影响,保证了数字和模拟系统独立运行,增强校准系统的跟踪能力。

    基于双曲正切导数的流水线ADC增程式变步长LMS校准系统

    公开(公告)号:CN117176158A

    公开(公告)日:2023-12-05

    申请号:CN202311104507.7

    申请日:2023-08-30

    Abstract: 本发明请求保护一种基于双曲正切导数的流水线ADC增程式变步长LMS校准系统,包括待校准ADC,低速高精度ADC,降频器,LMS自适应滤波器和减法器。在传统LMS算法的基础上,引入双曲正切一阶导数函数1/coshx2,通过建立步长与误差的非线性关系,u(n)=α(1‑1/(β*cosh(|e(n)|))γ),根据误差信号大小实时更新步长的大小,并以此来提高算法的收敛速度,提高精确度。待校准ADC的输出端与变步长LMS自适应滤波器的输入端相连,输出通过降频器降频后与减法器的一个输入端相连,减法器的另一个输入与低速高精度ADC的输出端相连接,输出端与滤波器的控制端相连,然后重复上面的步骤,使得待校准的流水线ADC的输出逐渐逼近低速高精度ADC的输出。本算法具有校准精度高,收敛速度快等优点。

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